集積回路装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：松田和子
公報種別：公開公報
出願番号（国際出願番号）：特願平6-258254
公開番号（公開出願番号）：特開平8-125147
出願日： 1994年10月24日
公開日（公表日）： 1996年05月17日
要約：

【要約】【目的】メモリトランジスタとCMOSトランジスタとを確実に接続することが可能な集積回路装置の製造方法を提供することである。【構成】メモリトランジスタとCMOSトランジスタとの境界部に生じる溝部にSOG層13を形成するため、酸化シリコン層18a、18bおよび18c、ポリシリコン層17a、17b、17c、15a、9bおよび9cをエッチングする際にSOG層13により境界領域のシリコン基板1が保護される。

請求項（抜粋）：

シリコン基板の第1の領域上に第1のトランジスタのゲ-ト絶縁層となる第1の絶縁層を、この第1の絶縁層上に上記第1のトランジスタのフロ-ティングゲ-トとなる第1の導電層を、この第1の導電層上に第2の絶縁層を形成する工程と、上記シリコン基板の第1の領域に隣接するシリコン基板の第2の領域上に第2のトランジスタのゲ-ト絶縁層となる第3の絶縁層を形成する工程と、上記第2の絶縁層上および上記第3の絶縁層上に上記第2のトランジスタのゲ-トとなる第2の導電層を形成する工程と、上記第1の領域上および上記第2の領域の上記第1の領域との境界領域上の上記第2の導電層を選択的にエッチングすることにより、上記境界領域上に上記第1の導電層および上記第2の導電層が存在しない溝部を形成する工程と、上記溝部にSOG(Spin On Grass )層を形成する工程と、上記第2の絶縁層が除去された上記第1の導電層上、上記第2の導電層上および上記SOG層上に上記第1のトランジスタのフロ-ティングゲ-トとコントロ-ルゲ-トとに挟まれた中間絶縁層となる第4の絶縁層を形成する工程と、上記第4の絶縁層上に上記第1のトランジスタのコントロ-ルゲ-トとなる第3の導電層を形成する工程と、上記第2の導電層、上記第3の導電層および上記第4の絶縁層を選択的にエッチングすることにより、上記第1の領域上においては上記第1のトランジスタのコントロ-ルゲ-トを、上記第2の領域上においては上記第2のトランジスタのゲ-トを形成する工程と、上記第1の導電層および上記第4の絶縁層を選択的にエッチングすることにより、上記第1のトランジスタのフロ-ティングゲ-トおよび上記第1のトランジスタの中間絶縁層を上記第1のトランジスタのコントロ-ルゲ-トに整合して形成する工程と、上記第1のトランジスタのフロ-ティングゲ-トおよびコントロ-ルゲ-トをマスクとして不純物のイオン注入を行う第1のイオン注入工程と、上記第2のトランジスタのゲ-トをマスクとして不純物のイオン注入を行う第2のイオン注入工程と、上記第1のイオン注入工程および上記第2のイオン注入工程でイオン注入された不純物を活性化することにより、上記第1のトランジスタのソ-スおよびドレイン並びに上記第2のトランジスタのソ-スおよびドレインを形成するとともに、上記第1のトランジスタと上記第2のトランジスタとをNAND型結合させる工程とを有する集積回路装置の製造方法。

IPC (3件)：

H01L 27/115 , H01L 21/8246 , H01L 27/112

FI (2件)：

H01L 27/10 434 , H01L 27/10 433

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