特許

J-GLOBAL ID：200903094875072315

半導体記憶回路

発明者： 柴 田 啓 次
出願人/特許権者： 川崎製鉄株式会社
代理人 (1件)： 渡辺 望稔 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-252877
公開番号（公開出願番号）：特開平7-105685
出願日： 1993年10月08日
公開日（公表日）： 1995年04月21日
要約：

【要約】【目的】半導体記憶回路の記憶素子を構成するクロスカップルされた2個のインバータの負荷に並列に、一定値以上の電流を流すことにより抵抗値が変化するヒューズ素子を付加することにより、所望の初期化データを必要な時に設定できるようにした半導体記憶回路の提供。【構成】クロスカップルされた2個のインバータを記憶素子とする半導体記憶回路であって、前記インバータの負荷に並列にヒューズ素子を接続したことにより、上記目的を達成する。

請求項（抜粋）：

クロスカップルされた2個のインバータを記憶素子とする半導体記憶回路であって、前記インバータの負荷に並列にヒューズ素子を接続したことを特徴とする半導体記憶回路。

IPC (2件)：

G11C 11/41 ,  G11C 17/14

FI (2件)：

G11C 11/40 Z ,  G11C 17/06 B

引用特許：

審査官引用 (3件)

• 特開昭61-165882
  
• 特開昭54-090937
  
• 特開昭54-027331