特許
J-GLOBAL ID：200903094908564391
情報処理システム
発明者：
出願人/特許権者：
代理人 (1件)：
小堀 益
公報種別：公開公報
出願番号（国際出願番号）：特願平3-271555
公開番号（公開出願番号）：特開平5-108578
出願日： 1991年10月19日
公開日（公表日）： 1993年04月30日
要約：
【要約】【目的】 複数のプロセッサを情報伝送路を介して接続した情報処理システムにおいて、共有バスのボトルネックを回避する。【構成】 情報処理システム内に複数のサブ・ユニット1,1aを設け、各サブ・ユニットの信号伝送路5,5aをインタフェース手段6,6aを介して共通の信号伝送路7に接続する。各サブ・ユニット内の主メモリ4,4a及びキャシュ・メモリ30,30a内のアドレス・ブロックに対応してタグ・ビットを設定し、プロセッサ20,20aから要求されたアドレス・ブロックのタグ・ビットの情報に基づいてインタフェース手段により、或るサブ・ユニットから他のサブ・ユニットへ共通の信号伝送路を介してパケットを送出するか否かを制御する。【効果】 各サブ・ユニットにおいて独立に処理を行うことができ、信号伝送路における飽和を防止できるとともに、システム全体のコンシステンシが維持される。
請求項（抜粋）：
プロセッサに付随したキャッシュ・メモリと主メモリとをパケットによりデータ転送が行われる第1の情報伝送路により接続してそれぞれ構成された複数個のサブ・ユニットと、前記主メモリおよびキャッシュ・メモリにおいて分割されたアドレス・ブロックごとに当該アドレス・ブロック内のデータが最新データであるか否かを示すタグ・ビットを格納する手段と、前記複数のサブ・ユニットをパケットによりデータ転送が行われる第2の情報伝送路に接続するインタフェース手段であって前記サブ・ユニット内部でパケットが生成されたときに前記タグ・ビットの状態を判別して前記サブ・ユニット内部のキャッシュ・メモリおよび主メモリにそのアドレス・ブロックに対する最新のデータがない場合のみ前記パケットをサブ・ユニット外部に送出するインタフェース手段とを設けたことを特徴とする情報処理システム。
IPC (2件)：
G06F 15/16 320
, G06F 12/08
