特許

J-GLOBAL ID：200903094912647030

ブート制御装置およびブート制御方法

発明者： 齋藤 弘幸
出願人/特許権者： 埼玉日本電気株式会社
代理人 (3件)： 宮崎 昭夫 ,  石橋 政幸 ,  緒方 雅昭
公報種別：公開公報
出願番号（国際出願番号）：特願2005-309858
公開番号（公開出願番号）：特開2007-122151
出願日： 2005年10月25日
公開日（公表日）： 2007年05月17日
要約：

【課題】異常を生じたメモリを自動で更新することのできるブート制御装置を提供する。【解決手段】同一内容のブートプログラムが格納されるFROM1、2と、FROM1、2からブートプログラムを読み出し、該読み出したブートプログラムにしたがってブート制御を実行するCPU3と、CPU3によるブートプログラムの読み出しを制御するブート制御部4とを有する。ブート制御部4は、CPU3によるブート制御の実行状態を保持するレジスタ部を有し、該レジスタ部の状態に応じてFROM1、2の更新を行う。【選択図】図1

請求項（抜粋）：

同一内容のブートプログラムが格納される第1および第2のメモリ部と、 前記第1または第2のメモリ部からブートプログラムを読み出し、該読み出したブートプログラムにしたがってブート制御を実行する制御部と、 前記制御部によるブートプログラムの読み出しを制御するブート制御部とを有し、 前記ブート制御部は、前記制御部によるブート制御の実行状態を保持するレジスタ部を有し、該レジスタ部に、前記第1のメモリ部に格納されたブートプログラムに基づくブート制御が異常とされ、前記第2のメモリ部に格納されたブートプログラムに基づくリブート制御が正常に行われたことを示す第1の状態が保持されている場合は、前記第2のメモリ部に格納されたブートプログラムを用いて前記第1のメモリ部を更新し、前記レジスタ部に、前記第2のメモリ部に格納されたブートプログラムに基づくブート制御が異常とされ、前記第1のメモリ部に格納されたブートプログラムに基づくリブート制御が正常に行われたことを示す第2の状態が保持されている場合には、前記第1のメモリ部に格納されたブートプログラムを用いて前記第2のメモリ部を更新することを特徴とするブート制御装置。

IPC (3件)：

G06F 12/16 ,  G06F 9/445 ,  G06F 11/00

FI (4件)：

G06F12/16 310C ,  G06F9/06 610K ,  G06F9/06 630A ,  G06F12/16 310J

Fターム (18件)：

5B018GA04 ,  5B018GA06 ,  5B018HA04 ,  5B018KA22 ,  5B018MA23 ,  5B018NA06 ,  5B018QA14 ,  5B018RA04 ,  5B076AA01 ,  5B076CA01 ,  5B076CA04 ,  5B076CA08 ,  5B076EB03 ,  5B176AA01 ,  5B176CA01 ,  5B176CA04 ,  5B176CA08 ,  5B176EB03

引用特許：

出願人引用 (1件)

• 初期起動装置及び初期起動方法並びに記録媒体
  公報種別：公開公報   出願番号：特願2000-148141   出願人：日本電気株式会社