特許

J-GLOBAL ID：200903094928422470

デマルチプレクサ

発明者： 原 弘
出願人/特許権者： 住友電気工業株式会社
代理人 (1件)： 長谷川 芳樹 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-249318
公開番号（公開出願番号）：特開平7-107062
出願日： 1993年10月05日
公開日（公表日）： 1995年04月21日
要約：

【要約】【目的】 回路面積を低減し、消費電力を抑える。【構成】 デマルチプレクサは、ラッチ回路1〜4によって構成しており、ラッチ回路1のデータ入力Dに時分割多重化信号DINが与えられ、第1クロックCK1 によって、データを取り込む。ラッチ回路2のデータ入力Dにも時分割多重化信号DINが与えられ、基準クロックの1サイクルだけ位相が遅れた第2クロックCK2 のタイミングでデータを取り込む。また、これらラッチ回路1、2の出力は、それぞれラッチ回路3、4のデータ入力に与えている。ラッチ回路3、4のイネーブル入力には、ともに、第2クロックCK2 に対して基準クロックの1/2周期だけ位相が遅れた第3クロックCK3 を与え、第3クロックCK3 が活性化されるタイミングで、このときデータ入力Dに与えれる各データを取り込み、それぞれ出力端子11、12に出力する。

請求項（抜粋）：

交互に第1データと第2データとを配列させた2ビットの時分割多重化信号を分離し、第1及び第2の出力端子に1ビットずつ出力するデマルチプレクサ回路において、データ入力として前記時分割多重化信号が与えられると共に、そのイネーブル入力には、このデータ入力端子に前記第1データが与えられる期間に活性となる第1クロックが与えられる第1のラッチ回路と、データ入力として前記時分割多重化信号が与えられると共に、そのイネーブル入力には、このデータ入力端子に前記第2データが与えられる期間に活性となる第2クロックが与えられる第2のラッチ回路と、前記第1のラッチ回路の出力が与えれると共に、そのイネーブル入力には第3クロックが与えれられ、この第3クロックに基づくタイミングでその出力を取り込み前記第1の出力端子に与える第3のラッチ回路と、前記第2のラッチ回路の出力が与えれると共に、そのイネーブル入力には前記第3クロックが与えれられ、この第3クロックに基づくタイミングでその出力を取り込み前記第2の出力端子に与える第4のラッチ回路とを備え、前記第3クロックは、前記第1及び第2の出力端子に分離出力すべき信号が、前記第1及び第2のラッチ回路からともに出力されているタイミングで活性化されるクロック信号であることを特徴とするデマルチプレクサ。