特許

J-GLOBAL ID：200903094985341427

バス拡張回路とその制御方法

発明者： 佐久間 幸哉
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 畑 泰之
公報種別：公開公報
出願番号（国際出願番号）：特願平11-286718
公開番号（公開出願番号）：特開2001-109709
出願日： 1999年10月07日
公開日（公表日）： 2001年04月20日
要約：

【要約】【課題】 最低限のアクセスサイクルにより、制御レジスタを含む周辺回路のレジスタの更新を可能にし、以て、処理速度を向上させたバス拡張回路を提供する。【解決手段】 CPU(200)が、このCPUのバス幅より広いバス幅の周辺回路(300)をアクセスするために用いられるバス拡張回路(100)において、 前記周辺回路(300)から読出したデータを保持する第1の回路(103)と、前記第1の回路(103)のデータから選択した所定のデータを前記CPU(200)に出力せしめる第2の回路(104)と、前記第1の回路(103)の出力データで前記CPU(200)が出力した書込みデータを補完し、この補完したデータを前記周辺回路(300)への書込みデータとして出力する第3の回路(101)と、前記第3の回路(101)の出力データを前記第1の回路(103)に保持せしめるように制御する第4の回路(102)とで構成したことを特徴とする。

請求項（抜粋）：

CPUが、このCPUのバス幅より広いバス幅の周辺回路をアクセスするために用いられるバス拡張回路において、前記周辺回路から読出したデータを保持する第1の回路と、前記第1の回路のデータから選択した所定のデータを前記CPUに出力せしめる第2の回路と、前記第1の回路の出力データで前記CPUが出力した書込みデータを補完し、この補完したデータを前記周辺回路への書込みデータとして出力する第3の回路と、前記第3の回路の出力データを前記第1の回路に保持せしめるように制御する第4の回路とで構成したことを特徴とするバス拡張回路。

IPC (2件)：

G06F 13/36 320 ,  H03K 19/0175

FI (2件)：

G06F 13/36 320 B ,  H03K 19/00 101 J

Fターム (11件)：

5B061FF02 ,  5B061FF07 ,  5B061RR02 ,  5J056AA04 ,  5J056BB02 ,  5J056CC00 ,  5J056CC14 ,  5J056CC18 ,  5J056FF07 ,  5J056GG12 ,  5J056KK00