特許

J-GLOBAL ID：200903095020718087

CMOSゲートのテスト回路

発明者： 鎌谷 道徳
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-177842
公開番号（公開出願番号）：特開平6-018629
出願日： 1992年07月06日
公開日（公表日）： 1994年01月28日
要約：

【要約】【目的】デコーダを構成するNORゲートまたはNANDゲートを形成する並列トランジスタのオープン不良を除くためのテスト用の負荷トランジスタ29または抵抗を用いて、テストパターンの簡略化をはかること。【構成】テスト信号Tにより制御された負荷MOSトランジスタ29を配置したNORゲートにより構成されたデコーダ回路がある。トランジスタ21〜24の内1個がオープン不良になった場合、その不具合のトランジスタで出力Oiが本来低レベルになるところが、負荷トランジスタ29により高レベルになり、テストで不良と判定できる。

請求項（抜粋）：

少なくとも2入力を有し、複数の第1チャネル型電界効果トランジスタの並列体と複数の第2型電界効果トランジスタの直列体とを備え、前記並列体と前記直列体との共通接続点を出力端子となすNORゲート又はANDゲートをテストするCMOSゲートのテスト回路において、前記共通接続点に負荷を接続したことを特徴とするCMOSゲートのテスト回路。

IPC (3件)：

G01R 31/28 ,  G11C 17/18 ,  G11C 29/00 303

FI (2件)：

G01R 31/28 V ,  G11C 17/00 306 Z