特許
J-GLOBAL ID：200903095029175230
半導体集積回路装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-049729
公開番号（公開出願番号）：特開平9-246539
出願日： 1996年03月07日
公開日（公表日）： 1997年09月19日
要約：
【要約】【課題】 半導体基板とソースおよびドレイン領域間の接合容量を低減し、半導体集積回路装置の動作速度を向上する。【解決手段】 半導体基板1の主面上に形成されたPMOSFETQp1 ,Qp2 ,Qp3 、NMOSFETQn1 ,Qn2 ,Qn3 のソース・ドレイン領域に、ポケット領域であるn形半導体領域9あるいはp形半導体領域12を設ける。この場合において、ポケット領域の一端はゲート電極6の下部に、他端は隣接する素子のゲート電極6と当該ゲート電極6の中央部よりも当該ゲート電極6側に位置するよう、すなわち、ゲート電極6間の中央部にはポケットイオンの注入されない領域を形成する。ポケット領域は、入射角度θの斜めイオン注入により形成され、ゲート電極6の高さhと、ゲート電極6の間隔dとの関係は、d>h/tanθ>d/2を満足する。
請求項（抜粋）：
第1導電形の半導体基板主面上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側の前記半導体基板主面に形成された第2導電形の第1半導体領域と、前記第1半導体領域と前記ゲート電極下部のチャネル領域との間に設けられた前記第1半導体領域よりも不純物濃度の低い第2導電形の第2半導体領域とを有するMISFETを含む半導体集積回路装置であって、前記MISFETは、前記ゲート電極下部における前記第1半導体領域および第2半導体領域の端部を取り囲むように設けられた前記半導体基板よりも不純物濃度の高い第1導電形の第3半導体領域を有し、前記第3半導体領域のゲート長方向における端部は、一方が前記ゲート電極の下部に位置し、他方が前記MISFETに隣接する他のMISFETの隣接ゲート電極と前記ゲート電極との間隔の中央よりも前記ゲート電極側に位置するものであることを特徴とする半導体集積回路装置。
IPC (2件)：
FI (2件)：
H01L 29/78 301 S
, H01L 21/265 V
