特許

J-GLOBAL ID：200903095060965184

LSI論理回路

発明者： 栗田 敏明
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平8-008435
公開番号（公開出願番号）：特開平9-200026
出願日： 1996年01月22日
公開日（公表日）： 1997年07月31日
要約：

【要約】【課題】 消費電力の低減化を図る。【解決手段】 制御回路22は、切り替えピン14-1,14-2が示す果たすべき機能にしたがって、該機能を果たすべき機能ブロックをアクティブにするために、その機能ブロックに対応する出力信号をL、それ以外の機能ブロックをインアクティブするためにその機能ブロックに対応する出力信号をHにする。ORゲート23-A〜23-Dは、制御回路22の出力信号とパワーオンリセット端子に入力されるリセット信号を入力して、論理和を取り、機能ブロック21-A〜21-Dのリセット端子に出力する。ORゲート24-A〜24-Dは、制御回路22の出力信号とメリンクロックピンにに入力される外部クロック信号を入力して、論理和を取り、ドライバ25-A〜25-Dを介して、機能ブロック21-A〜21-Dのクロック端子に出力する。機能ブロック21-A〜21-Dは、クロック信号にしたがって動作する。

請求項（抜粋）：

クロック信号に基づいて動作する複数の機能ブロックと、実行すべき機能を示す複数ビットの切り替え信号を入力して、該切り替え信号が示す機能を実行するために動作するべき前記1つもしくは複数の機能ブロックをアクティブするために、その機能ブロックに対応する制御信号を第1の論理レベルにし、その機能では実行する必要のない機能ブロックをインアクティブにするために、その機能ブロックに対応する前記制御信号を第2の論理レベルにする制御回路と、外部クロック信号と前記各機能ブロックに対応する前記制御信号とを入力し、前記制御信号が第1の論理レベルを示す時、該制御信号に対応する機能ブロックの前記クロック信号をアクティブにするために、前記外部クロック信号を出力し、前記制御信号が第2の論理レベルを示す時、該制御信号に対応する機能ブロックの前記クロック信号をインアクティブにするために、第3の論理レベルの信号を出力するクロック停止回路とを、備えたことを特徴とするLSI論理回路。

IPC (5件)：

H03K 19/00 ,  G06F 1/04 301 ,  G06F 1/10 ,  H03K 19/0948 ,  H03K 19/173

FI (5件)：

H03K 19/00 A ,  G06F 1/04 301 C ,  H03K 19/173 ,  G06F 1/04 330 A ,  H03K 19/094 B