特許
J-GLOBAL ID：200903095074751780
半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願2000-272785
公開番号（公開出願番号）：特開2002-093152
出願日： 2000年09月08日
公開日（公表日）： 2002年03月29日
要約：
【要約】【課題】 メモリセルキャパシタのインプリント効果の発生を抑える。【解決手段】 極性判定用メモリセル5,極性反転回路6およびビット線接続切換回路7を設け、極性反転回路6は、極性判定用メモリセル5に書き込まれるデータを再書き込み動作ごとに異なる極性のデータに設定し、ビット線接続切換回路7は、読み出し動作時には極性判定用メモリセル5の保持データの極性に応じ、再書き込み動作時には極性反転回路6により設定される極性判定用メモリセル5に書き込むデータの極性に応じて電気的接続状態を切り換えるようにしたものであり、具体的には、ビット線接続切換回路7は、BLXの電位がLの時は、BLの電位をBL’に、/BLの電位を/BL’に伝える。逆に、BLXの電位がHの時は、BLの電位を/BL’に、/BLの電位をBL’に伝える。
請求項（抜粋）：
強誘電体キャパシタからなるメモリセルを複数有したメモリセルアレイと、前記メモリセルアレイの単一もしくは複数ビットに対して1ビット配置された極性判定用メモリセルと、前記メモリセルアレイの対をなすビット線および反転ビット線と、前記ビット線および反転ビット線の出力側に接続される出力側ビット線および出力側反転ビット線と、前記ビット線と前記出力側ビット線とを導通状態にし前記反転ビット線と前記出力側反転ビット線とを導通状態にした第1の接続状態と、前記ビット線と前記出力側反転ビット線とを導通状態にし前記反転ビット線と前記出力側ビット線とを導通状態にした第2の接続状態とに電気的接続状態を切り換えるビット線接続切換回路と、前記極性判定用メモリセルに書き込まれるデータを再書き込み動作ごとに異なる極性のデータに設定する極性反転回路とを備え、前記ビット線接続切換回路は、読み出し動作時には前記極性判定用メモリセルの保持データの極性に応じ、再書き込み動作時には前記極性反転回路により設定される前記極性判定用メモリセルに書き込むデータの極性に応じて電気的接続状態を切り換えるようにした半導体集積回路。
IPC (2件)：
FI (2件)：
G11C 11/22
, G11C 11/34 352 A
5B024AA03
, 5B024BA01
, 5B024CA07
