特許

J-GLOBAL ID：200903095074877091

半導体集積回路装置の製造方法および半導体集積回路装置

発明者： 関口 敏宏 ,  只木 ▲芳▼▲隆▼ ,  青木 英雄 ,  荒井 公司 ,  西村 美智夫 ,  保田 正之
出願人/特許権者： 株式会社日立製作所 ,  日本テキサス・インスツルメンツ株式会社
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-136079
公開番号（公開出願番号）：特開平9-321241
出願日： 1996年05月30日
公開日（公表日）： 1997年12月12日
要約：

【要約】【課題】 DRAMを有する半導体集積回路装置において、メモリセルサイズの縮小とともに、メモリセル領域においては自己整合構造を形成する窒化膜の残膜マージを確保することができ、周辺回路領域においてはビット線と周辺回路素子とのコンタクト抵抗を低減する。【解決手段】 ビット線BLと選択MOS・FETとを接続する接続孔と、ビット線BLとシェアードMOS・FET14Sとを接続する接続孔9c2 とを別々に形成し、各々の接続孔の形成後のダメージ除去処理条件を各々に適した条件に設定するようにした。

請求項（抜粋）：

半導体基板上に形成された複数のワード線と、前記ワード線に対して交差するように配置された複数のビット線と、そのワード線およびビット線の各々の交点に配置されたメモリセルとを備え、前記メモリセルは情報蓄積用のキャパシタと、複数のメモリセルのうちの所定のメモリセルを選択するための構成部であって前記ワード線によりゲート電極が形成されてなるメモリセル選択MISトランジスタとを有する半導体集積回路装置の製造方法であって、(a)前記ワード線の上面および側面に窒化膜からなる第1キャップ絶縁膜および第1側壁絶縁膜を被覆する工程、(b)前記半導体基板上に、前記窒化膜よりもエッチング速度の速い材料からなる上面の平坦な第1絶縁膜を形成することにより、前記第1キャップ絶縁膜および第1側壁絶縁膜を被覆する工程、(c)前記第1絶縁膜の上面に、その第1絶縁膜よりもエッチング速度の遅い材料からなる第1マスク膜を堆積した後、その第1マスク膜のうち、互いに隣接するワード線間に位置する第1キャパシタ用接続孔形成領域を開口する工程、(d)前記第1マスク膜の開口領域から露出する第1絶縁膜部分をエッチング除去することにより、前記メモリセル選択MISトランジスタの一方の半導体領域が露出するような第1キャパシタ用接続孔を、前記第1キャップ絶縁膜および第1側壁絶縁膜によって自己整合的に規定した状態で穿孔する工程、(e)前記メモリセル選択MISトランジスタの他方の半導体領域が露出するようなビット線用接続孔を、前記第1キャップ絶縁膜および第1側壁絶縁膜によって自己整合的に規定した状態で穿孔した後、前記ビット線を形成する工程、(f)前記半導体基板上に前記ビット線を被覆する第2絶縁膜を堆積した後、その第2絶縁膜に、前記ビット線の一部が露出するような第1接続孔を穿孔する工程、(g)前記半導体基板上に前記ビット線を被覆する第2絶縁膜を堆積した後、周辺回路用の素子の半導体領域が露出するような第2接続孔を穿孔する工程、(h)前記第2絶縁膜上に導体膜を堆積した後、その導体膜をパターニングすることにより、前記ビット線と前記周辺回路用の素子の半導体領域とを各々前記第1接続孔および前記第2接続孔を通じて電気的に接続する配線を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/768

FI (4件)：

H01L 27/10 681 B ,  H01L 21/90 A ,  H01L 27/10 621 C ,  H01L 27/10 681 F