特許

J-GLOBAL ID：200903095102866041

半導体装置及びその製造方法

発明者： 峰地 輝
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 宮本 恵司
公報種別：公開公報
出願番号（国際出願番号）：特願2000-127069
公開番号（公開出願番号）：特開2001-308325
出願日： 2000年04月27日
公開日（公表日）： 2001年11月02日
要約：

【要約】【課題】MOSFET等の半導体装置のゲート電極に低抵抗化のための不純物を導入するに際し、イオン注入時のチャネリングを抑制し、且つ、ゲート電極の深い位置まで均一に不純物を注入することができる半導体装置及びその製造方法の提供。【解決手段】シリコン基板上にゲート絶縁膜を介してゲート電極(図1の7)を形成するに際して、アモルファスシリコン層(図1の4)を堆積した後、エキシマレーザー光を照射して表面から所定の厚さだけ多結晶化して多結晶シリコン層(図1の5)を形成し、残ったアモルファスシリコン層の膜厚を、ゲートの低抵抗化のための不純物イオンがゲート電極を貫通してシリコン基板に到達しない厚さに設定することにより、ゲート電極に均一に不純物を導入する。

請求項（抜粋）：

シリコン基板上にゲート絶縁膜を介して配設され、所定の不純物イオンの注入により抵抗が低減されたゲート電極を備えた半導体装置において、前記ゲート電極が、多結晶シリコン層とアモルファスシリコン層との積層体よりなることを特徴とする半導体装置。

IPC (5件)：

H01L 29/78 ,  H01L 21/20 ,  H01L 21/265 ,  H01L 21/28 ,  H01L 21/28 301

FI (6件)：

H01L 21/20 ,  H01L 21/28 K ,  H01L 21/28 301 A ,  H01L 29/78 301 G ,  H01L 21/265 P ,  H01L 21/265 Q

Fターム (34件)：

4M104AA01 ,  4M104BB01 ,  4M104BB37 ,  4M104CC05 ,  4M104DD43 ,  4M104DD55 ,  4M104DD82 ,  4M104DD89 ,  4M104FF13 ,  4M104GG09 ,  4M104HH07 ,  4M104HH16 ,  5F040DA01 ,  5F040DA06 ,  5F040DB03 ,  5F040EC01 ,  5F040EC02 ,  5F040EC06 ,  5F040EC07 ,  5F040ED03 ,  5F040EF02 ,  5F040EK01 ,  5F040EK05 ,  5F040FA03 ,  5F040FB02 ,  5F040FC11 ,  5F040FC15 ,  5F052AA02 ,  5F052BB07 ,  5F052DA02 ,  5F052DB01 ,  5F052EA03 ,  5F052HA06 ,  5F052JA01