特許
J-GLOBAL ID：200903095105287158
情報処理システムにおける記憶制御方法および記憶制御装置
発明者：
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出願人/特許権者：
代理人 (1件)：
真田 有
公報種別：公開公報
出願番号（国際出願番号）：特願平6-119904
公開番号（公開出願番号）：特開平7-325760
出願日： 1994年06月01日
公開日（公表日）： 1995年12月12日
要約：
【要約】【目的】 本発明は、複数のデータ処理装置による演算処理等が同時に行なわれるようなマルチプロセッサシステム等の情報処理システムにて用いられる、記憶制御方法および記憶制御装置に関し、特に、主記憶アクセスを高速に行なうべく各データ処理装置にバッファ記憶装置をそなえ、各バッファ記憶装置のデータ保持状態をストアイン方式で制御する記憶制御方法および記憶制御装置に関し、ハードウェア物量を削減し、かつポートの使用効率を向上させることにより、システムを構築するためのコストを削減し、処理速度の向上を図ることをとする。【構成】 バッファ記憶装置7に対する所定の処理指令をデータ処理装置2へ発行すると同時に、タグ複写部5における当該所定の処理指令の対象部分に、処理要求中であることを示すフラグを設定するように構成する。
請求項（抜粋）：
記憶装置(1)と、該記憶装置(1)のデータに基づいて動作する少なくとも一つのデータ処理装置(2)と、該記憶装置(1)と該データ処理装置(2)との間のデータ転送を制御する記憶制御装置(13)とをそなえ、該データ処理装置(2)毎に、該記憶装置(1)のデータの一部を保持するデータ部(3)と該データ部(3)に保持されるデータのアドレスを含むタグ情報を保持するタグ部(4)とからなるバッファ記憶装置(7)をそなえてなる情報処理システムにおける記憶制御方法であって、該記憶制御装置(13)に、該バッファ記憶装置(7)の該タグ部(4)の一部または全部の写しを保持するタグ複写部(5)と、該データ処理装置(2)もしくは外部からの処理要求を保持するポート(6)とをそなえ、該記憶制御装置(13)により、該ポート(6)に保持された処理要求に応じて、該タグ複写部(5)を参照しながら該バッファ記憶装置(7)に対する所定の処理指令を該データ処理装置(2)へ発行し、該バッファ記憶装置(7)のデータ保持状態をストアイン方式で制御する記憶制御方法において、該バッファ記憶装置(7)に対する前記所定の処理指令を該データ処理装置(2)へ発行すると同時に、該タグ複写部(5)における当該所定の処理指令の対象部分に、処理要求中であることを示すフラグを設定することを特徴とする、情報処理システムにおける記憶制御方法。
IPC (2件)：
引用特許：
出願人引用 (5件)
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審査官引用 (3件)
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特開昭59-033569
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特許第5297269号
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特開昭56-107378
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