特許

J-GLOBAL ID：200903095110308376

PLL回路

発明者： 大河 正明
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平10-338338
公開番号（公開出願番号）：特開2000-165234
出願日： 1998年11月30日
公開日（公表日）： 2000年06月16日
要約：

【要約】【課題】 そのレイアウト所要面積の増大を抑えつつ、ジッタ低減と使用最高周波数の引き上げを図ったPLL回路を提供する。【解決手段】 ASIC等に搭載されるPLL回路を、内部電圧発生回路VGにより生成され比較的安定した電位の内部電圧VPLを主たる動作電源とすることで比較的良好な外乱特性を有し、比較的大きな周波数逓倍率を有するが、その使用最高周波数が比較的低く、外部供給される基準クロック信号ECLKをもとに中間クロック信号PCLKを生成するPLLモジュールPLL1と、電源電圧VCCを主たる動作電源とすることでPLLモジュールPLL1に比較して劣る外乱特性を有するが、その使用最高周波数が比較的高く、周波数逓倍率が比較的小さいために位相ジッタが少なく、中間クロック信号PCLKをもとに内部クロック信号ICLKを生成するPLLモジュールPLL2とをもとに構成する。

請求項（抜粋）：

比較的良好な外乱特性を有し、比較的大きな周波数逓倍率を有し、その使用最高周波数が比較的低くされ、かつ外部から供給される基準クロック信号をもとに第1の内部クロック信号を生成する第1のPLL回路と、上記第1のPLL回路に比較して劣る外乱特性を有し、比較的小さな周波数逓倍率を有し、その使用最高周波数が比較的高くされ、かつ上記第1の内部クロック信号をもとに第2の内部クロック信号を生成する第2のPLL回路とを含んでなることを特徴とするPLL回路。

IPC (3件)：

H03L 7/087 ,  H03L 7/22 ,  H04L 7/033

FI (3件)：

H03L 7/08 P ,  H03L 7/22 ,  H04L 7/02 B

Fターム (24件)：

5J106AA04 ,  5J106CC01 ,  5J106CC20 ,  5J106CC21 ,  5J106CC30 ,  5J106CC38 ,  5J106CC41 ,  5J106CC42 ,  5J106CC52 ,  5J106DD32 ,  5J106FF05 ,  5J106FF06 ,  5J106FF07 ,  5J106FF09 ,  5J106KK02 ,  5J106KK14 ,  5J106KK25 ,  5K047AA06 ,  5K047AA16 ,  5K047GG02 ,  5K047GG08 ,  5K047GG11 ,  5K047MM40 ,  5K047MM47