特許

J-GLOBAL ID：200903095119200608

集積回路用テスト回路

発明者： 宮本 和納
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 野田 茂
公報種別：公開公報
出願番号（国際出願番号）：特願平11-329950
公開番号（公開出願番号）：特開2001-147253
出願日： 1999年11月19日
公開日（公表日）： 2001年05月29日
要約：

【要約】【課題】 簡単な回路を追加するのみで実質的に任意の順序で被テスト回路に対するデータの書き込み/読み出し動作を行えるようにする。【解決手段】 書き込み制御回路8は、TAPコントローラ14がアイドル状態であることを表すアイドル信号IdleをTAPコントローラ14が出力するごとに出力を反転させ、かつTAPコントローラ14が出力するリセット信号Resetによりリセットされるフリップフロップ回路を備え、このフリップフロップ回路はその出力を書き込み許可信号JWrEnとして被テスト回路4に出力する。したがって、TAPコントローラ14をアイドル状態に遷移させる回数を制御することで、書き込み許可信号JWrEnを設定でき、第2のセレクタ66を制御して必要な場合にのみ書き込み信号JWrにより内部レジスタ60にデータを書き込むようにできる。

請求項（抜粋）：

テストデータを保持するデータレジスタと、命令データを保持する命令レジスタと、前記データレジスタおよび前記命令レジスタを制御すると共に、前記データレジスタが保持している前記テストデータを被テスト回路に保持させるための書き込み信号を出力するTAPコントローラとを含むJTAG回路により構成した集積回路用テスト回路であって、前記TAPコントローラがアイドル状態であることを表すアイドル信号を前記TAPコントローラが出力するごとに出力を反転させ、かつ前記TAPコントローラが出力するリセット信号によりリセットされるフリップフロップ回路と、前記TAPコントローラが前記データレジスタの制御に係わる一連の遷移状態のいずれかに在ることを表す信号を出力している場合にのみ前記フリップフロップ回路の出力信号を出力するゲート回路とを備えたことを特徴とする集積回路用テスト回路。

IPC (2件)：

G01R 31/28 ,  G06F 11/22 360

FI (2件)：

G06F 11/22 360 P ,  G01R 31/28 G

Fターム (14件)：

2G032AA01 ,  2G032AB01 ,  2G032AC10 ,  2G032AD05 ,  2G032AE08 ,  2G032AE12 ,  2G032AE17 ,  2G032AG02 ,  2G032AK16 ,  5B048AA20 ,  5B048BB02 ,  5B048CC18 ,  5B048DD07 ,  5B048FF01