シンクロナスマスクROM制御回路および方法

発明者：
出願人/特許権者：
代理人 (1件)：谷義一 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-127629
公開番号（公開出願番号）：特開2000-322313
出願日： 1999年05月07日
公開日（公表日）： 2000年11月24日
要約：

【要約】【課題】 CPUが最初にシンクロナスマスクROMにアクセスするようなシステムにおいて、シンクロナスマスクROMの初期値が使用するシステムにそぐわない値でも、CPUがシンクロナスマスクROMにアクセスする前にMRを設定しても問題はなく、シンクロナスマスクROMをプログラム用のROMとして使用できるようにする。【解決手段】 CPU401のアクセスによるシンクロナスマスクROM403の制御I/Fと、電源を監視する電源監視用IC405と、MR(モードレジスタ)に設定終了までにシステムを動作させないためのシステムリセット信号を生成して、MRに最適な値をセットするゲートアレイ402とを有する。ゲートアレイ402により、シンクロナスマスクROM403のMRに電源投入後、システムリセットの立ち上がり前に、シンクロナスマスクROMのMRにシステムが動作可能な値をセットする。

請求項（抜粋）：

CPUを動作させるためにシンクロナスマスクROMを使用するシステムにおいて、前記シンクロナスマスクROMのモードを設定するモードレジスタと、該モードレジスタのデフォルト値が前記CPUを含む前記システムが動作可能な条件にセットされていない場合に、電源投入後であって前記CPUが動作を開始する期間の間に、該モードレジスタに前記システムが動作可能な所定値をセットするモードレジスタ書き込み手段、を有することを特徴とするシンクロナスマスクROM制御回路。

IPC (2件)：

G06F 12/00 550 , G11C 17/00

FI (2件)：

G06F 12/00 550 A , G11C 17/00 Z

Fターム (4件)：

5B003AB01 , 5B003AE02 , 5B060AB13 , 5B060AB30

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