特許
J-GLOBAL ID：200903095147494137
電界効果トランジスタ
発明者：
出願人/特許権者：
代理人 (1件)：
大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平4-025000
公開番号（公開出願番号）：特開平5-226361
出願日： 1992年02月12日
公開日（公表日）： 1993年09月03日
要約：
【要約】【目的】 LDD構造のFETにおいてn- 層によるソース領域及びドレイン領域間の直列抵抗増加を従来より低減でき、かつホットキャリアによる劣化の少ないFETを提供する。【構成】 ゲート電極41を、第1の材料で構成した主ゲート部分41aと、該主ゲート部分41aのソース・ドレイン領域側の両端にそれぞれ設けられ第2の材料で構成した端部ゲート部分41b,41cとの、3つの部分で構成する。さらに、第1及び第2の材料を、当該電界効果トランジスタがnチャネルのものの場合は前記第1の材料の方が前記第2の材料より仕事関数が大きくなるように、又、当該電界効果トランジスタがpチャネルのものの場合は前記第1の材料の方が前記第2の材料より仕事関数が小さくなるように選択する。
請求項（抜粋）：
ゲート電極を、第1の材料で構成した主ゲート部分と、該主ゲート部分のソース・ドレイン領域側の両端にそれぞれ設けられ第2の材料で構成した端部ゲート部分との、3つの部分で構成してあり、前記第1及び第2の材料を、当該電界効果トランジスタがnチャネルのものの場合は前記第1の材料の方が前記第2の材料より仕事関数が大きくなるように、又、当該電界効果トランジスタがpチャネルのものの場合は前記第1の材料の方が前記第2の材料より仕事関数が小さくなるように選択してあることを特徴とする電界効果トランジスタ。
IPC (2件)：
H01L 21/336
, H01L 29/784
