特許
J-GLOBAL ID：200903095149596123
パワーオンリセット回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-290423
公開番号（公開出願番号）：特開2001-345690
出願日： 2000年09月25日
公開日（公表日）： 2001年12月14日
要約：
【要約】【課題】 低消費電力・低電源電圧の半導体装置でも使用可能なパワーオンリセット回路を提供する。【解決手段】 POR回路1において、電源が投入されると、インバータ35の出力信号が「H」レベルになってNチャネルMOSトランジスタ3が導通し、ノードN1の電位V1はPチャネルMOSトランジスタ2の導通抵抗値R2とNチャネルMOSトランジスタ3の導通抵抗値R3で電源電圧VDDを分圧した電位になる。信号POR♯が反転するときの電源電圧VDD=Vresは、インバータ15のしきい値電圧を0.8Vとし、R2:R3=2:3とすると、Vres=1.33Vとなる。したがって、このPOR回路1は、MOSトランジスタのしきい値電圧が0.8Vの1.5V品でも十分使用可能である。
請求項（抜粋）：
半導体装置に内蔵され、電源投入時に前記半導体装置をリセットするためのリセット信号を生成するパワーオンリセット回路であって、電源電位および基準電位が与えられたことに応じて前記リセット信号を活性化レベルにし、その入力ノードの電位が予め定められたしきい値電位を越えたことに応じて前記リセット信号を非活性化レベルにするインバータ、その一方電極が前記電源電位を受け、その他方電極が前記インバータの入力ノードに接続された第1の抵抗素子、およびその第1の電極が前記基準電位を受け、その第2の電極が前記インバータの入力ノードに接続され、前記リセット信号が活性化レベルにされたことに応じて導通する第1の導電形式の第1のトランジスタを備える、パワーオンリセット回路。
IPC (2件)：
FI (2件)：
H03K 17/22 E
, H03K 19/003 B
5J032AB02
, 5J032AC14
, 5J055AX14
, 5J055AX47
, 5J055AX57
, 5J055BX41
, 5J055CX27
, 5J055DX22
, 5J055EX07
, 5J055EY01
, 5J055EY10
, 5J055EY21
, 5J055EY25
, 5J055FX05
, 5J055FX12
, 5J055FX19
, 5J055FX28
, 5J055FX35
, 5J055FX37
, 5J055GX01
, 5J055GX05
