特許
J-GLOBAL ID：200903095218604109
演算処理装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-029330
公開番号（公開出願番号）：特開平7-239782
出願日： 1994年02月28日
公開日（公表日）： 1995年09月12日
要約：
【要約】【目的】サブルーチン復帰時のタイムラグがなくし、連想メモリを用いないでパイプラインを乱さずに高速で命令分岐を実行する。【構成】パイプラインの第1ステージで命令をプリフェッチし、サブルーチンを呼出すコール命令とサブルーチンから復帰するリターン命令を検出するプリデコーダ(12b)を有したプリフェッチ処理回路12と、プリフェッチ処理回路12でコール命令検出時にこのコール命令に続くプログラム上の命令を少なくともパイプラインの第1ステージから実行ステージまでの数から2減じた数分だけ保持する分岐先命令スタックキャッシュ19とを備え、上記プリフェッチ処理回路12でリターン命令検出時にこのリターン命令に続く複数命令を上記分岐先命令スタックキャッシュ19に保持した複数命令に総合制御回路17が置換する。
請求項（抜粋）：
プログラム中の命令をパイプライン処理する演算処理装置であって、パイプラインの第1ステージで命令をプリフェッチし、サブルーチンを呼出すコール命令とサブルーチンから復帰するリターン命令を検出するプリデコード機構を有したプリフェッチバッファと、上記プリフェッチバッファでコール命令検出時にこのコール命令に続くプログラム上の命令を少なくともパイプラインの第1ステージから実行ステージまでの数から2引いた数分だけ保持する内部キャッシュ記憶手段と、上記プリフェッチバッファでリターン命令検出時にこのリターン命令を含まないリターン命令に続く複数命令を上記内部キャッシュ記憶手段に保持した複数命令に置換する置換手段とを具備したことを特徴とする演算処理装置。
IPC (2件)：
G06F 9/38 330
, G06F 9/38 310
