特許
J-GLOBAL ID：200903095227856005
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
植本 雅治
公報種別：公開公報
出願番号（国際出願番号）：特願平9-228887
公開番号（公開出願番号）：特開平11-067792
出願日： 1997年08月11日
公開日（公表日）： 1999年03月09日
要約：
【要約】【課題】 3層のレジストの開口寸法を精密に制御でき、かつ各層の開口寸法を独立して制御することの可能な半導体装置の製造方法を提供する。【解決手段】 三層からなる電子線レジスト4,5,6の第一の領域を電子線7を用いて露光し、第一の領域内で、第一の領域よりも狭い第二の領域を電子線8を用いて露光し、第三の電子線レジスト6について前記第一の領域を現像して第一の開口部9を形成し、第二の電子線レジスト5について前記第二の領域を現像して第二の開口部10を形成し、第一の電子線レジスト4について前記第二の領域を現像して第三の開口部11を形成し、前記3つの開口部9,10,11を通して半導体基板21にリセス溝を形成する。
請求項（抜粋）：
半導体基板上に、第一のポジ型電子線レジスト,第二のポジ型電子線レジスト,第三のポジ型電子線レジストを順次に積層する工程と、前記三層からなる電子線レジストの第一の領域を電子線を用いて露光する工程と、第一の領域内で、第一の領域よりも狭い第二の領域を電子線を用いて露光する工程と、第三の電子線レジストについて前記第一の領域を現像して第一の開口部を形成する工程と、第二の電子線レジストを現像して第二の開口部を形成する工程と、第一の電子線レジストについて前記第二の領域を現像して第三の開口部を形成する工程と、前記3つの開口部を通して半導体基板にリセス溝を形成する工程と、半導体基板の全面にゲート電極用の金属配線層を堆積する工程と、上記金属配線層のうちでリセス溝に堆積した金属配線層を残して、前記第一および第二の電子線レジストおよびその上の不要な金属配線層をリフトオフ法により除去する工程とを具備していることを特徴とする半導体装置の製造方法。
IPC (7件)：
H01L 21/338
, H01L 29/812
, G03F 7/039 501
, G03F 7/26 511
, G03F 7/26 513
, H01L 21/027
, H01L 29/41
H01L 29/80 F
, G03F 7/039 501
, G03F 7/26 511
, G03F 7/26 513
, H01L 21/30 573
, H01L 29/44 Z
