特許

J-GLOBAL ID：200903095230543140

実空間指定制御に対するサポートを備える変換索引緩衝機構を実装する方法

発明者： エアロン・サイ ,  チャング-ラング・ケヴィン・シャム ,  ディーン・ジー・ベア ,  レベッカ・エス・ウィズニュウスキー ,  チャールズ・エフ・ウェブ
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレーション
代理人 (1件)： 坂口 博 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-282710
公開番号（公開出願番号）：特開2002-116957
出願日： 2001年09月18日
公開日（公表日）： 2002年04月19日
要約：

【要約】【課題】 マイクロプロセッサ・システムにおいて既存変換索引緩衝機構を用いる新しい実空間制御ビットに対するサポートの実装方法を提供する。【解決手段】 既存変換索引緩衝機構を有するプロセッサ・システムにおいて、新しいプロセッサ制御ビットである実空間制御(RSC)ビットをサポートするために、変換索引緩衝機構における既存制御ビットである専用空間ビットが、イグノア共通セグメント・ビットと再定義され、新しい非重複変換索引緩衝機構エントリを作成する。

請求項（抜粋）：

既存変換索引緩衝機構を備えるプロセッサ・システムにおいて第1の制御ビットに対するサポートを実装する方法であって、前記方法は、アドレス空間制御エレメントを生成するステップと、前記第1の制御ビット,第2の制御ビット,第3の制御ビット,および第4の制御ビットのステータスを含む前記アドレス空間制御エレメントのステータスを判別するステップと、前記第1の制御ビットを前記第2の制御ビットと結合して前記第3の制御ビットを設定するステップと、前記既存変換索引緩衝機構のエントリを、前記アドレス空間制御エレメントに基づいて生成された変換索引緩衝機構エントリと比較するステップと、前記比較するステップが変換が必要とされることを指図する場合であって、前記第1の制御ビットがアクティブのときに、実モード・アドレス変換を実行するステップと、前記比較するステップが変換が必要とされることを指図する場合であって、前記第1の制御ビットがアクティブでないときに、動的アドレス変換を実行するステップとを含む方法。

IPC (3件)：

G06F 12/10 501 ,  G06F 12/10 505 ,  G06F 12/10 509

FI (3件)：

G06F 12/10 501 Z ,  G06F 12/10 505 B ,  G06F 12/10 509 C

Fターム (6件)：

5B005JJ11 ,  5B005MM31 ,  5B005MM51 ,  5B005RR03 ,  5B005RR04 ,  5B005RR23

引用特許：

審査官引用 (4件)

• 特開昭59-218693
  
• 特開昭56-137571
  
• 特開昭58-056280
  
• 特開平1-255945