特許
J-GLOBAL ID：200903095274237070
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平5-236385
公開番号（公開出願番号）：特開平7-093991
出願日： 1993年09月22日
公開日（公表日）： 1995年04月07日
要約：
【要約】【目的】 半導体記憶装置を、冗長回路の大規模化によっても生産性の向上が図れるようにする。【構成】 半導体記憶装置1は、6個のフューズ回路181〜186が第1乃至第6のプリ行線LPC1〜LPC6を介して6個の行プリデコーダ101〜106と一対一に接続されており、6個の行プリデコーダ101〜106により6個のフューズ回路181〜186のうちの一つが選択されて、冗長切替情報が各フューズ回路181〜186に書き込まれる点で、従来の半導体記憶装置と異なる。
請求項（抜粋）：
不揮発性トランジスタからなるメモリセルが二次元的に配置されたメモリセルブロックと、該メモリセルブロック内に発生した不良メモリセルと置き換えるための複数個の予備メモリセルからなる予備メモリセルブロックと、前記メモリセルブロックの行を選択するための複数個の行プリデコーダ回路と、前記メモリセルと同一の構造の不揮発性トランジスタからなるフューズ素子で構成された、冗長切替情報が書き込まれる複数個のフューズ回路と、該各フューズ回路に、前記冗長切替情報を書き込むために必要な電圧を供給するフューズ回路用書込電圧供給回路と、前記メモリセルブロックからのデータを前記予備メモリセルブロックからのデータに切り替えるための冗長切替回路と、前記フューズ回路に書き込まれている冗長切替情報を参照して、前記メモリセルブロックからのデータを前記予備メモリセルブロックからのデータに切り替えるか否かの指示を前記冗長切替回路に与える冗長切替制御回路とを含む半導体記憶装置において、前記複数個の行プリデコーダ回路と前記複数個のフューズ回路とが一対一に接続され、前記複数個の行プリデコーダ回路により前記複数個のフューズ回路のうちの一つが選択されて、前記冗長切替情報が前記各フューズ回路に書き込まれることを特徴とする半導体記憶装置。
IPC (2件)：
G11C 29/00 301
, G11C 17/00
