特許

J-GLOBAL ID：200903095324241783

半導体メモリセル及びその作製方法、並びにダミーセル及びその作製方法

発明者： 落合 昭彦
出願人/特許権者： ソニー株式会社
代理人 (1件)： 山本 孝久
公報種別：公開公報
出願番号（国際出願番号）：特願平9-205797
公開番号（公開出願番号）：特開平10-178156
出願日： 1997年07月31日
公開日（公表日）： 1998年06月30日
要約：

【要約】【課題】半導体メモリセルの縮小化を図り、不揮発性半導体メモリの高集積化を達成することを可能にする半導体メモリセルを提供する。【解決手段】半導体メモリセルは、(イ)MOS型トランジスタ素子と、(ロ)MOS型トランジスタ素子上に形成された層間絶縁層20から突出し、且つ、層間絶縁層20に形成された開口部22を通してMOS型トランジスタ素子のソース・ドレイン領域15まで延びる下部電極23と、(ハ)層間絶縁層20から突出した下部電極23の部分23Aを被覆する強誘電体薄膜から成るキャパシタ絶縁膜24と、(ニ)キャパシタ絶縁膜24上に形成された上部電極25から成る。

請求項（抜粋）：

(イ)MOS型トランジスタ素子と、(ロ)MOS型トランジスタ素子上に形成された層間絶縁層から突出し、且つ、層間絶縁層に形成された開口部を通してMOS型トランジスタ素子のソース・ドレイン領域まで延びる下部電極と、(ハ)層間絶縁層から突出した下部電極の部分を被覆する強誘電体薄膜から成るキャパシタ絶縁膜と、(ニ)キャパシタ絶縁膜上に形成された上部電極、から成ることを特徴とする半導体メモリセル。

IPC (7件)：

H01L 27/10 451 ,  G11C 11/22 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/10 451 ,  G11C 11/22 ,  H01L 27/10 651 ,  H01L 29/78 371