特許

J-GLOBAL ID：200903095388140620

半導体記憶装置の製造方法

発明者： 川島 伊久衛
出願人/特許権者： 株式会社リコー
代理人 (1件)： 鳥居 洋
公報種別：公開公報
出願番号（国際出願番号）：特願平8-151957
公開番号（公開出願番号）：特開平9-331046
出願日： 1996年06月13日
公開日（公表日）： 1997年12月22日
要約：

【要約】 (修正有)【課題】 マスク及び写真製版工程を増やさずに、ゲートにたいして非対称にソース、ドレインの形成を行うことができる半導体記憶装置の製造方法を提供する。【解決手段】 浮遊ゲート3となる材料とインターポリ絶縁膜4と制御ゲート5となる材料を形成し、各材料と絶縁膜4とをドレインラインに平行でメモリセル部がスタックゲート形状になるようにエッチングした後に膜6を堆積し、この上に膜7を堆積し、これに異方性エッチングを行い、ドレイン及びソース領域の上部に存在する膜7は除去し、ソース領域に近接する浮遊ゲート3もしくは制御ゲート5の側面の近傍にのみ膜7を残す。次に、膜6の異方性エッチングを行いソース領域に近接するゲート3又はゲート5側面の近傍にのみに膜7と膜6を残す。その後ソース、ドレインとなるべき領域に不純物を注入する。

請求項（抜粋）：

ドレインを2つ以上のメモリセルで共有し、ソース、ドレインに対峙する浮遊ゲート及び制御ゲートがチャネル方向に対し、非対称に形成されてなる半導体記憶装置の製造方法において、前記浮遊ゲートとなる材料とインターポリ絶縁膜と制御ゲートとなる材料を形成し、各材料とインターポリ絶縁膜とをドレインラインに平行でメモリセル部がスタックゲート形状になるようにエッチングした後に第1の膜を堆積形成する第1の工程と、前記第1の膜上に第2の膜を堆積形成する第2の工程と、前記第2の膜を異方性エッチングを用いてエッチングを行い、ドレインとなるべき領域上部及びソースとなるべき領域の上部に存在する第2の膜は除去し、ソースとなるべき領域に近接する前記浮遊ゲートもしくは制御ゲートの側面の近傍にのみ第2の膜を残す第3の工程と、前記浮遊ゲートもしくは制御ゲート及び第2の膜に対して選択性を有するエッチングガスを用いて第1の膜の異方性エッチングを行いソースとなる領域に近接する前記浮遊ゲートもしくは制御ゲート側面の近傍にのみに第2の膜及び第1の膜を残す第4の工程と、上記工程の後ソース、ドレインとなるべき領域に不純物を注入する第5の工程と、を含むことを特徴とする半導体記憶装置の製造方法。

IPC (4件)：

H01L 27/115 ,  H01L 21/265 ,  H01L 21/3065 ,  H01L 21/318

FI (4件)：

H01L 27/10 434 ,  H01L 21/318 C ,  H01L 21/265 L ,  H01L 21/302 J