特許
J-GLOBAL ID：200903095400344201
駆動回路と電力用半導体装置
発明者：
出願人/特許権者：
代理人 (2件)：
河宮 治
, 石野 正弘
公報種別：公開公報
出願番号（国際出願番号）：特願2004-326047
公開番号（公開出願番号）：特開2006-141078
出願日： 2004年11月10日
公開日（公表日）： 2006年06月01日
要約：
【課題】 電力用半導体装置において、さらに確実に貫通電流を抑制する。【解決手段】 直列に接続される1対の高圧側および低圧側の電力用スイッチング半導体素子を含む電力半導体装置において、駆動回路は、電力用スイッチング半導体素子をオンするときに導通する第1の半導体素子と、前記電力用スイッチング半導体素子をオフするときに導通する第2の半導体素子と、電力用スイッチング半導体素子のゲートとエミッタの間に接続されるゲート遮断用半導体素子と、ゲート遮断用半導体素子のゲートへのゲート遮断制御ラインを含む。ゲート遮断制御ラインはたとえば遅延素子を含む。【選択図】図2
請求項（抜粋）：
直列に接続される1対の高圧側および低圧側の電力用スイッチング半導体素子を含む電力半導体装置において、前記電力用スイッチング半導体素子のゲートに接続される駆動回路は、
前記電力用スイッチング半導体素子をオンするときに導通する第1の半導体素子と、
前記電力用スイッチング半導体素子をオフするときに導通する第2の半導体素子と、
前記電力用スイッチング半導体素子のゲートとエミッタの間に接続されるゲート遮断用半導体素子と、
前記第2の半導体素子のドレイン側と前記ゲート遮断用半導体素子のゲートとの間に設けられるゲート遮断制御ラインを含み、
前記第1の半導体素子と前記第2の半導体素子が互いに直列に接続され、前記第1および第2の半導体素子のゲートは、それぞれ、共通のゲート信号を供給され、前記第1と第2の半導体素子の間の接続点が前記電力用スイッチング半導体素子のゲートに接続され、前記ゲート遮断制御ラインは遅延素子を含むことを特徴とする
電力用半導体回路。
IPC (1件)：
FI (1件)：
Fターム (6件)：
5H740AA04
, 5H740BA11
, 5H740BB01
, 5H740BB08
, 5H740HH05
, 5H740KK01
出願人引用 (1件)
-
半導体装置
公報種別：公開公報
出願番号：特願平6-090396
出願人：富士電機株式会社
審査官引用 (6件)
全件表示
前のページに戻る
