特許

J-GLOBAL ID：200903095411050080

半導体メモリ装置及び欠陥メモリセル救済回路

発明者： 助川 俊一 ,  佐伯 哲也
出願人/特許権者： 日本テキサス・インスツルメンツ株式会社 ,  株式会社日立製作所
代理人 (1件)： 佐々木 聖孝
公報種別：公開公報
出願番号（国際出願番号）：特願平4-207333
公開番号（公開出願番号）：特開平7-093990
出願日： 1992年07月10日
公開日（公表日）： 1995年04月07日
要約：

【要約】【目的】 ビット不良の欠陥メモリの冗長度を高め、冗長アドレスデコーダのチップ占有面積を最小にし、よって廉価な半導体メモリ装置を提供する。【構成】 アドレスバスに共通接続され、相互に異なるアドレスをプログラムされた複数のフューズデコーダを設け、両デコーダ出力の一致若しくは不一致を検地して冗長アドレス一致信号を発生させる冗長アドレスデコーダを設け、ビット不良の欠陥メモリを効率よく救済する。

請求項（抜粋）：

行及び列のメモリアドレス信号を受け所定のメモリセルにアクセスし、且つ不良メモリセルを置換させる冗長機構を有する半導体メモリ装置であって、アドレスバス、冗長メモリアレイ、メモリアレイ、メモリアレイ選択手段、行又は列線選択手段、冗長アドレス一致信号発生手段、プログラム可能なフューズデコーダを含む上記冗長機構と、選択されたメモリアレイ群の一方の行又は列アドレスにプログラムされる第1のフューズデコーダ段、選択されたメモリアレイ群の他方の行又は列アドレスにプログラムされる第2のフューズデコーダ段、該第1と第2のフューズデコーダ段に接続される冗長アドレス検知手段及び該冗長アドレス検知手段の出力に応答して上記メモリアレイ選択手段を無効にすると共に、上記冗長メモリアレイ選択手段を有効にする上記冗長アドレス一致信号発生手段と、を含む上記半導体メモリ装置。

IPC (4件)：

G11C 29/00 301 ,  H01L 21/82 ,  H01L 21/8242 ,  H01L 27/108

FI (2件)：

H01L 21/82 R ,  H01L 27/10 325 T