特許

J-GLOBAL ID：200903095425460990

半導体装置の製造方法

発明者： 小林 秀紀
出願人/特許権者： シャープ株式会社
代理人 (1件)： 小池 隆彌
公報種別：公開公報
出願番号（国際出願番号）：特願平10-372019
公開番号（公開出願番号）：特開2000-196076
出願日： 1998年12月28日
公開日（公表日）： 2000年07月14日
要約：

【要約】【課題】 ゲート電極部に形成されたシリサイド膜のシート抵抗値をソース/ドレイン領域に形成されたシリサイド膜のそれよりも小さいトランジスタを簡易な工程で製造することができる方法を提供する【解決手段】 ソース/ドレイン領域上及びゲート電極上に第1高融点金属を堆積した後、熱処理することによってシリサイド膜を形成する。このとき、第1高融点金属の表面には熱処理時の雰囲気ガスとの反応物が形成される。次にゲート電極上の反応物を含む第1高融点金属を除去した後、第2高融点金属を堆積し熱処理することによって、ゲート電極部のシリサイド膜を成長させるとともに、ソース/ドレイン領域上の反応物を第2高融点金属の拡散ブロッキング膜として活用することによってシリサイド膜の成長を押さえることができる。

請求項（抜粋）：

半導体基板上に、ゲート電極、ソース領域、ドレイン領域を形成する工程と、第1の高融点金属膜を全面に形成する工程と、第1の熱処理を行うことによって 前記ゲート電極上部及び前記ソース領域及び前記ドレイン領域に第1のシリサイド膜を形成する工程と、ゲート電極上の前記第1高融点金属膜及び前記第1の熱処理時に生じた前記第1高融点金属膜の表面に形成された反応物を除去する工程と、第2の高融点金属を全面に形成する工程と、第2の熱処理を行うことによって前記ゲート電極上のみに第2のシリサイド膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 29/78 ,  H01L 21/28 301 ,  H01L 21/336 ,  H01L 29/786

FI (5件)：

H01L 29/78 301 G ,  H01L 21/28 301 D ,  H01L 29/78 301 P ,  H01L 29/78 616 J ,  H01L 29/78 617 L

Fターム (58件)：

4M104AA01 ,  4M104AA09 ,  4M104BB01 ,  4M104BB20 ,  4M104BB21 ,  4M104BB22 ,  4M104BB25 ,  4M104BB27 ,  4M104BB28 ,  4M104CC01 ,  4M104CC05 ,  4M104DD02 ,  4M104DD22 ,  4M104DD34 ,  4M104DD37 ,  4M104DD43 ,  4M104DD79 ,  4M104DD84 ,  4M104DD86 ,  4M104DD89 ,  4M104GG09 ,  4M104HH16 ,  5F040DA00 ,  5F040DA10 ,  5F040DC01 ,  5F040EB12 ,  5F040EC07 ,  5F040EC13 ,  5F040EH02 ,  5F040EK01 ,  5F040FA05 ,  5F040FC00 ,  5F040FC09 ,  5F040FC19 ,  5F040FC21 ,  5F110AA01 ,  5F110AA05 ,  5F110CC02 ,  5F110DD05 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE32 ,  5F110EE43 ,  5F110EE44 ,  5F110EE45 ,  5F110EE48 ,  5F110FF02 ,  5F110GG02 ,  5F110GG12 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HK05 ,  5F110HK32 ,  5F110HK33 ,  5F110HK34 ,  5F110HK42