特許

J-GLOBAL ID：200903095441946240

不揮発性半導体記憶装置の製造方法

発明者： 斎藤 賢治
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平7-308356
公開番号（公開出願番号）：特開平9-129853
出願日： 1995年10月31日
公開日（公表日）： 1997年05月16日
要約：

【要約】【課題】 EEPROMの消去ゲートをポリシリコンの選択エッチング法により形成する際に、エッチング量が過度であるとトランジスタの拡散層にダメージを与え、不足すると段差部に残されたポリシリコンにより電気的短絡が生じ、歩留りが低下される。【解決手段】 消去ゲートを形成するポリシリコン303を成長した後、これをエッチングバックして消去ゲートの形成領域を含む領域にポリシリコン303を残し、その後消去ゲートの形成領域とトランジスタの拡散層領域をレジスト402でマスクし、このマスク以外の領域のポリシリコンをエッチング除去する。ポリシリコン303のオーバエッチング量を低減しても段差部におけるエッチング残りが防止でき、かつ拡散層に対するエッチングのダメージを防止することができる。

請求項（抜粋）：

半導体基板上にメモリセルのフローティングゲートとコントロールゲートの積層構造を形成する工程と、周辺回路領域のトランジスタのゲート電極とを形成する工程とを含み、これら工程の後に全面に導電膜を成長し、この導電膜を選択エッチングして前記メモリセルの各ゲートに隣接対向される消去ゲートを形成する工程を含む不揮発性半導体記憶装置の製造方法において、前記導電膜を成長した後に、この導電膜を成長膜厚に相当する厚さだけエッチングバックする工程と、前記消去ゲートを形成する領域と前記トランジスタの拡散層を形成する領域とをマスクで覆い、このマスク以外の領域に残存する前記導電膜をエッチング除去する工程とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。

IPC (4件)：

H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 27/10 434 ,  H01L 29/78 371