特許

J-GLOBAL ID：200903095470454217

非揮発性メモリの製造方法

発明者： ダ・ソン・リー
出願人/特許権者： 株式会社ハイニックスセミコンダクター
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願2001-345674
公開番号（公開出願番号）：特開2002-198447
出願日： 2001年11月12日
公開日（公表日）： 2002年07月12日
要約：

【要約】【課題】 本発明は、メモリサイズを最小化して工程を単純化させ得るEEPROM製造方法を提供する。【解決手段】 本発明は、第1導電型基板に第1トレンチを形成するステップと、第1トレンチ内に第1トレンチの幅より狭い幅を有する第2トレンチを形成するステップと、第1、第2トレンチを含んでいる基板全表面にしきい電圧調節のためのイオンを注入するステップと、第1、第2トレンチ側壁に第1絶縁膜の側壁を形成し、露出された基板表面及び第1、第2トレンチの底面に第2導電型不純物のイオンを注入してソース/ドレイン領域を形成するステップと、基板全面に第2絶縁膜を堆積し、第1、第2トレンチ内の第2絶縁膜の側壁の各々にフローティングゲート及びゲート電極を形成するステップと、基板全面に第3絶縁膜を堆積し、第1トレンチ側面の第3絶縁膜の側壁にコントロールゲートを形成するステップと、を含むことを特徴とする。

請求項（抜粋）：

第1導電型基板に第1トレンチを形成するステップと、前記第1トレンチ内に第1トレンチの幅より狭い幅を有する第2トレンチを形成するステップと、前記第1、第2トレンチを形成させた基板全表面にしきい値電圧調節のためのイオンを注入するステップと、前記第1、第2トレンチの側壁に第1絶縁膜の側壁を形成し、露出された基板表面及び前記第1、第2トレンチの底面に第2導電型不純物のイオンを注入してソース/ドレイン領域を形成するステップと、基板全面に第2絶縁膜を堆積し、その後、前記第1トレンチ内側壁の第2絶縁膜の表面にEEPROMのフローティングゲートを形成し、第2トレンチ内の側壁の第2絶縁膜の表面に選択トランジスタのゲート電極を形成するステップと、基板全面に第3絶縁膜を堆積し、前記第1トレンチ側壁の前記第3絶縁膜の表面にコントロールゲートを形成するステップとを含むことを特徴とする非揮発性メモリの製造方法。

IPC (4件)：

H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (40件)：

5F083EP03 ,  5F083EP13 ,  5F083EP15 ,  5F083EP22 ,  5F083EP34 ,  5F083EP48 ,  5F083EP50 ,  5F083EP53 ,  5F083EP62 ,  5F083EP67 ,  5F083ER02 ,  5F083ER15 ,  5F083ER30 ,  5F083MA06 ,  5F083MA19 ,  5F083PR10 ,  5F083PR29 ,  5F083PR37 ,  5F083PR39 ,  5F101BA02 ,  5F101BA03 ,  5F101BA07 ,  5F101BA12 ,  5F101BA13 ,  5F101BA22 ,  5F101BB02 ,  5F101BC01 ,  5F101BC11 ,  5F101BD12 ,  5F101BD14 ,  5F101BD16 ,  5F101BD22 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BH02 ,  5F101BH04 ,  5F101BH09 ,  5F101BH14 ,  5F101BH19