半導体集積回路のワード線昇圧回路及びその制御回路

発明者： ,
出願人/特許権者：
代理人 (1件)：高月猛
公報種別：公開公報
出願番号（国際出願番号）：特願平5-305160
公開番号（公開出願番号）：特開平6-203554
出願日： 1993年12月06日
公開日（公表日）： 1994年07月22日
要約：

【要約】【目的】ワード線の負荷に関係なく一定のワード線電圧を供給できるようにワード線昇圧回路を制御する昇圧制御回路を提供する。【構成】メモリセルアレイ13Aだけがアクセスされる場合とメモリセルアレイ13A及び13Bの両方がアクセスされる場合とでワード線の負荷は異なる。したがってワード線昇圧回路10の出力電圧が常に一定であればワード線の電圧は異なってくる。そこで、ワード線昇圧制御回路11を設けて調節する。昇圧制御回路11は、例えば、ブロック選択情報により制御され、ワード線昇圧回路10の出力端に接続されるプルダウントランジスタ、このプルダウントランジスタと接地電圧端との間に設けられるキャパシタから構成し、メモリセルアレイ13Bがアクセスされる場合はワード線昇圧回路10の出力をそのまま伝送させ、アクセスされない場合はメモリセルアレイ13Bのワード線負荷分をキャパシタにより肩代わりする。

請求項（抜粋）：

それぞれ多数のメモリセルを有する第1及び第2メモリセルアレイと、第1メモリセルアレイのメモリセルを選択する第1行デコーダと、第2メモリセルアレイのメモリセルを選択する第2行デコーダと、を少なくとも備えた半導体集積回路において、第1、第2行デコーダによるメモリセルのアクセスに際して、データの円滑なアクセスのために電源電圧以上に昇圧された昇圧電圧をワード線に対し出力するワード線昇圧回路と、第1、第2メモリセルアレイの選択に対応して入力されるブロック選択情報に応じ、第1、第2メモリセルアレイが同時に選択される場合と、第1、第2メモリセルアレイが相互に独立的に選択される場合とにそれぞれ対応させて、ワード線昇圧回路の出力電圧レベルを調節するワード線昇圧制御回路と、を備えることを特徴とする半導体集積回路。

引用特許：

審査官引用 (2件)

特開平2-187987
半導体記憶装置
公報種別：公開公報出願番号：特願平4-248151 出願人：三菱電機株式会社

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