特許

J-GLOBAL ID：200903095503835246

多ビットPDM信号利得調整回路

発明者： 高崎 知一
出願人/特許権者： 旭化成マイクロシステム株式会社
代理人 (1件)： 谷 義一
公報種別：公開公報
出願番号（国際出願番号）：特願2000-164880
公開番号（公開出願番号）：特開2001-345705
出願日： 2000年06月01日
公開日（公表日）： 2001年12月14日
要約：

【要約】【課題】 S/(N+D)を改善し、出力効率を向上させ、音量調整をより細かく調整する。【解決手段】 被演算信号が入力されるΔΣ変調器101の出力と利得調整信号とから、利得設定器108により出力量の設定値が演算される。クロック信号はクロック分周器3により分周され、論理反転器104を介してPWM変換器105に供給され、PWM変換器106に供給される。クロック信号を逓倍するクロック逓倍器102の出力は、逓倍クロックカウンタ107により、利得設定器108の設定値だけカウントされる。PWM変換器105,106の加算器109による加算結果は、被演算信号を多ビットにΔΣ変調し、その結果にさらに利得調整を加え、PWM信号に変換した結果である。

請求項（抜粋）：

ΔΣ変調器を用いて多ビットのデジタル信号に変換した結果と、利得調整信号の値とに従って利得を設定する利得設定手段と、前記ΔΣ変調器で使用されるクロック信号を逓倍するクロック逓倍手段と、該クロック逓倍手段による逓倍により得られた信号を、前記利得設定手段により設定された設定値だけカウントする逓倍クロックカウント手段と、前記ΔΣ変調器で使用されるクロック信号を分周するクロック分周手段と、該クロック分周手段による分周により得られΔΣ変調器にて使用されるクロック信号に同期した信号の立ち上がりで1を出力し、前記利得設定手段により設定された設定数カウント後、0を出力するPWM変換手段とを備えたことを特徴とする多ビットPDM信号利得調整回路。

IPC (4件)：

H03M 3/02 ,  G10L 21/02 ,  H03G 3/02 ,  H04R 3/00 310

FI (4件)：

H03M 3/02 ,  H03G 3/02 A ,  H04R 3/00 310 ,  G10L 3/02 F

Fターム (20件)：

5D020AC01 ,  5J064AA01 ,  5J064BA03 ,  5J064BC06 ,  5J064BD01 ,  5J100AA06 ,  5J100AA15 ,  5J100AA26 ,  5J100BA09 ,  5J100BC06 ,  5J100CA05 ,  5J100CA07 ,  5J100CA11 ,  5J100CA23 ,  5J100CA25 ,  5J100CA27 ,  5J100CA32 ,  5J100DA08 ,  5J100EA02 ,  5J100FA00