特許

J-GLOBAL ID：200903095504505460

2電源保護回路

発明者： アンソニー・コリール・ジュニア ,  テリー・シー・コグリン・ジュニア ,  デビッド・ダブリュー・スタウト
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレーション
代理人 (1件)： 坂口 博 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-090737
公開番号（公開出願番号）：特開2001-313560
出願日： 2001年03月27日
公開日（公表日）： 2001年11月09日
要約：

【要約】【課題】 2電源CMOS集積回路における一方電源のロスによって引き起こされる不確定論理レベルの問題を解決する。【解決手段】 保護回路200でコア電圧VDDの状態を検出し、コア電圧VDDがオフであると検出された時(TN4、TN5オン)出力ドライバ100をディスエーブルする。ディスエーブルされたドライバは高インピーダンス状態にされ、これによって損傷の可能性をなくし、かつ電源シーケンシングの必要性をなくす。本発明は通常動作中の集積回路のコア電圧、VDD、電源の突然のロスに対する保護も行う。

請求項（抜粋）：

第1電圧接点と大地接点に接続された第1複数回路と、第2電圧接点と前記大地接点に接続された第2複数回路と、前記第1電圧接点と前記第2電圧接点に接続され、出力ノードを有するディスエーブル回路とを含み、前記ディスエーブル回路は第2電圧源が前記第2電圧接点に接続され、かつ電圧源が前記第1電圧接点に接続されていない時にのみ、前記出力ノードを前記大地接点にすることによって動作するようになされており、前記第2複数回路の少なくとも1つは前記ディスエーブル回路の前記出力ノードに接続されており、前記第2複数回路の前記少なくとも1つは前記出力ノードが前記大地接点にされた時に高インピーダンス状態に入るようになされている半導体チップ。

IPC (4件)：

H03K 19/0175 ,  H03K 17/08 ,  H03K 17/687 ,  H03K 19/003

FI (4件)：

H03K 17/08 C ,  H03K 19/003 Z ,  H03K 19/00 101 J ,  H03K 17/687 F