特許

J-GLOBAL ID：200903095547446093

不揮発性半導体記憶装置

発明者： 江守 孝之
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-277643
公開番号（公開出願番号）：特開2001-101882
出願日： 1999年09月29日
公開日（公表日）： 2001年04月13日
要約：

【要約】【課題】 製造工程の追加を防ぎ、選択ゲート電圧を昇圧するための昇圧時間を省き、読み出し速度の向上が図れる不揮発性半導体記憶装置を実現する。【解決手段】 並列に接続されているメモリセルMC11,MC12,...,MC1128の一方の拡散層が選択トランジスタST11を介してメタル線ML1に接続し、他方の拡散層が選択トランジスタST12を介してメタル線ML2に接続し、並列に接続されているメモリセルMC21,MC22,...,MC2128の一方の拡散層が選択トランジスタST22を介してメタル線ML2に接続し、他方の拡散層が選択トランジスタST21を介してメタル線ML3に接続する。それぞれの選択トランジスタは通常のエンハンスメント型トランジスタで構成され、読み出しのとき選択ワード線及び所定の選択信号線に電源電圧程度の低電圧を印加するので、昇圧電圧を発生するための時間遅延を省き、読み出しの高速化を実現できる。

請求項（抜粋）：

電荷蓄積層の蓄積電荷を半永久的に保持可能であり、上記蓄積電荷量に応じてしきい値電圧が制御され、上記しきい値電圧に応じた情報を記憶するメモリセルを有する不揮発性半導体記憶装置であって、複数の上記メモリセルが第1と第2の不純物領域の間に接続されて構成されているメモリセル列を複数列有し、それぞれのメモリセルが行列状に配置されて構成されているメモリセルアレイと、上記メモリセルアレイにおいて、各行に配置されているメモリセルのコントロールゲートに接続されている複数のワード線と、上記メモリセル列の一方側に、上記ワード線方向に形成されている第1と第2の選択信号線と、上記メモリセル列の他方側に、上記ワード線方向に形成されている第3と第4の選択信号線と、上記行列状に配置されているメモリセルの列方向に配置されている複数の金属線と、隣接する第1と第2のメモリセル列において、上記第1のメモリセル列の上記第1の不純物領域と第1の金属線との間に接続され、制御端子が上記第1の選択信号線に接続されている第1の選択トランジスタと、上記第2のメモリセル列の上記第1の不純物領域と第3の金属線との間に接続され、制御端子が上記第2の選択信号線に接続されている第2の選択トランジスタと、上記第1のメモリセル列の上記第2の不純物領域と第2の金属線との間に接続され、制御端子が上記第3の選択信号線に接続されている第3の選択トランジスタと、上記第2のメモリセル列の上記第2の不純物領域と上記第2の金属線との間に接続され、制御端子が上記第4の選択信号線に接続されている第4の選択トランジスタとを有する不揮発性半導体記憶装置。

IPC (2件)：

G11C 16/04 ,  G11C 16/06

FI (2件)：

G11C 17/00 622 A ,  G11C 17/00 633 D

Fターム (10件)：

5B025AA03 ,  5B025AA04 ,  5B025AB01 ,  5B025AC01 ,  5B025AD02 ,  5B025AD03 ,  5B025AD04 ,  5B025AD05 ,  5B025AD11 ,  5B025AE05