特許

J-GLOBAL ID：200903095549234980

半導体装置の製造方法

発明者： 池澤 延幸
出願人/特許権者： NECエレクトロニクス株式会社
代理人 (1件)： 徳丸 達雄
公報種別：公開公報
出願番号（国際出願番号）：特願2003-367285
公開番号（公開出願番号）：特開2004-266249
出願日： 2003年10月28日
公開日（公表日）： 2004年09月24日
要約：

【課題】ポリシリコン・ゲートの垂直側壁を得るための、多結晶シリコン層のエッチング方法を提供することである。【解決手段】互いに異なるn型ゲート電極を有するNMOSおよびp型ゲート電極を有するPMOSデバイスを同一基板に有する半導体装置の製造方法において、n型MOS領域及びp型MOS領域に不純物が注入された多結晶シリコン層のゲート電極を同一工程でドライエッチングにより加工するに際し、不純物濃度が濃い領域と薄い領域とで、ガス種のエッチング条件を変更してエッチング加工して除去し、所定パターンのゲート電極を形成する方法である。【選択図】 図1

請求項（抜粋）：

互いに異なるn型ゲート電極を有するNMOSおよびp型ゲート電極を有するPMOSデバイスを同一基板に有する半導体装置の製造方法であって、 n型MOS領域及びp型MOS領域に不純物が注入された多結晶シリコン層のゲート電極形成を同一工程でドライエッチング加工するに際し、不純物濃度が濃い領域を第1のエッチング条件でエッチング加工し、不純物濃度が薄い領域を第2のエッチング条件でエッチング加工して、所定パターンのゲート電極を形成するとともに、 前記第1のエッチング条件が、第2のエッチング条件よりもサイドエッチの入りにくい条件であることを特徴とする半導体装置の製造方法。

IPC (6件)：

H01L21/8238 ,  H01L21/28 ,  H01L21/3065 ,  H01L27/092 ,  H01L29/423 ,  H01L29/49

FI (5件)：

H01L27/08 321D ,  H01L21/28 E ,  H01L21/28 301A ,  H01L21/302 104C ,  H01L29/58 G

Fターム (30件)：

4M104AA01 ,  4M104BB01 ,  4M104BB36 ,  4M104CC05 ,  4M104DD43 ,  4M104DD55 ,  4M104DD65 ,  4M104DD66 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  5F004AA09 ,  5F004BA20 ,  5F004CA01 ,  5F004DA00 ,  5F004DA01 ,  5F004DA04 ,  5F004DA15 ,  5F004DA16 ,  5F004DA26 ,  5F004DB02 ,  5F004EA13 ,  5F004EA28 ,  5F004EB02 ,  5F004FA02 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB06 ,  5F048BB07

引用特許：

出願人引用 (1件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平9-168791   出願人：ソニー株式会社