特許

J-GLOBAL ID：200903095579715860

半導体素子の製造方法

発明者： 大竹 茂行 ,  坂本 朗
出願人/特許権者： 富士ゼロックス株式会社
代理人 (1件)： 小野寺 洋二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-235702
公開番号（公開出願番号）：特開平6-084807
出願日： 1992年09月03日
公開日（公表日）： 1994年03月25日
要約：

【要約】【目的】 気相成長法を用い元素原料の交互供給モードで単原子層の成長を行う際に、面方位による成長膜厚の制御を可能とし、選択成長により半導体素子を製造する方法を提供する【構成】 化合物半導体基板に(001)面あるいは(111)B面と、(111)A面とを有する台地状の構造の素子基板を作製し、引き続く気相成長法によりIII 族元素の原料とV族元素の原料を交互に供給し、III 族-V族化合物半導体層を成長させる際に、V族元素の原料供給後のパージ時間を変化させることにより、(001)面の成長膜厚と(111)A面の成長膜厚を変化させる【効果】 (001)面と(111)A面で膜厚の異なる層を作製できる。

請求項（抜粋）：

化合物半導体基板に(001)面あるいは(111)B面と、(111)A面の何れかを有する台地状の構造をもつ素子基板を作製する素子基板形成工程と、上記素子基板上にIII 族元素の原料とV族元素の原料を交互に供給して気相成長法によりIII 族-V族化合物半導体層を成長させるIII 族-V族化合物半導体層成長工程とを少なくとも含む半導体素子の製造方法において、前記V族元素の原料を供給後、当該V族元素の原料のパージ時間を変化させることにより前記(001)A面のV族元素のみを選択的に前記素子基板から離脱させるV族元素離脱工程を具備したことを特徴とする半導体素子の製造方法。

IPC (2件)：

H01L 21/205 ,  H01S 3/18