特許
J-GLOBAL ID：200903095593315963
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-322661
公開番号（公開出願番号）：特開平8-180688
出願日： 1994年12月26日
公開日（公表日）： 1996年07月12日
要約：
【要約】【目的】1メモリセル複数ビット記憶における動作速度の向上をはかる。【構成】メモリセルM1,M2から読出されたビット線B11,B12の信号の電位を4段階に区分して高位側2段階,低位側2段階の判定を行い第1,第2の読出し電位を発生するセンス増幅器SA1、最高位とそれ以外とを判定して第3,第4の読出し電位を発生するセンス増幅器SA2、最低位とそれ以外とを判定して第5,第6の読出し電位を発生するセンス増幅器SA3を設ける。第1〜第6の読出し電位から4段階の書込み電位を発生するデータ転送制御回路2及びビット線バランス回路1を設ける。第1〜第6の読出し電位を2ビットのデータとして出力するA/D変換回路3,出力バッファ回路4を設ける。書込みデータから第1〜第6の読出し電位と同一の電位を発生させる入力バッファ回路5を設ける。
請求項（抜粋）：
信号を伝達するビット線と、スイッチング用のトランジスタ及び電荷蓄積用のキャパシタを備え選択状態のとき前記ビット線と接続してこのビット線に伝達された信号を書込み記憶し、記憶している信号を前記ビット線に読出す複数のメモリセルと、これら複数のメモリセルから前記ビット線に読出された信号の電位範囲を4段階に区分し、前記ビット線に読出された信号の電位を第1の基準電位と比較して前記4段階のうちの高位側の2段階であるときは第1の読出し電位、低位側の2段階であるときは第2の読出し電位を出力する第1の読出し電位発生手段と、前記ビット線に読出された信号の電位を第2の基準電位と比較して前記4段階のうちの最高位であるときは第3の読出し電位、最高位以外であるときは第4の読出し電位を出力する第2の読出し電位発生手段と、前記ビット線に読出された信号の電位を第3の基準電位と比較して前記4段階のうちの最低位であるときは第5の読出し電位、最低位以外であるときは第6の読出し電位を出力する第3の読出し電位発生手段と、前記第1の読出し電位発生手段の出力が第1の読出し電位であるときは“1”レベル、第2の読出し電位であるときは“0”レベルのデータを出力し前記第2の読出し電位発生手段の出力が第3の読出し電位であるときは“1”レベル、第4の読出し電位であるときは“0”レベルのデータを出力し前記第3の読出し電位発生手段の出力が第5の読出し電位であるときは“0”レベル、第6の読出し電位であるときは“1”レベルのデータを出力するA/D変換回路と、このA/D変換回路の出力データのうち前記第1の読出し電位発生手段対応のデータを第1のデータ入出力端子に出力し、前記第1の読出し電位発生手段対応のデータが“1”レベルのときは前記第2の読出し電位発生手段対応のデータを第2のデータ入出力端子に出力し“0”レベルのときは前記第3の読出し電位発生手段対応のデータを前記第2のデータ入出力端子に出力する出力バッファ回路と、前記第1〜第3の読出し電位発生手段の出力に従って前記ビット線に読出された信号の電位と対応する第1〜第4の書込み電位を発生し前記ビット線に伝達する再書込み電位発生手段と、前記第1及び第2のデータ入出力端子に入力された書込み用のデータに従って前記再書込み電位発生手段に前記第1〜第4の書込み電位を発生させる入力バッファ・D/A変換手段とを有することを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/56
, G11C 27/00 102
