特許

J-GLOBAL ID：200903095595696980

半導体装置

発明者： 鷹巣 博昭
出願人/特許権者： セイコーインスツルメンツ株式会社
代理人 (1件)： 坂上 正明
公報種別：公開公報
出願番号（国際出願番号）：特願2000-134838
公開番号（公開出願番号）：特開2001-320018
出願日： 2000年05月08日
公開日（公表日）： 2001年11月16日
要約：

【要約】【課題】 ESD破壊防止とダイシグ時の欠け防止をしたSOI基板上の半導体装置の提供。【解決手段】 レーザトリミング位置決め用パターンが、高光反射率領域と低光反射率領域から成り、高光反射率領域を、平坦な下地の上に形成された高光反射率膜により形成し、低光反射率領域を、レーザトリミング用ヒューズ素子と同じ多結晶シリコン膜で構成されている光乱反射するための格子あるいはストライプあるいはドット状のパターン上に形成された高光反射率膜により形成する。さらに、レーザトリミング用ヒューズ素子は多結晶シリコン膜で形成し、ブリーダー抵抗はSOI基板上の単結晶シリコンデバイス形成層で形成する。

請求項（抜粋）：

SOI基板上に形成された半導体集積回路において、前記半導体集積回路には、レーザトリミング用ヒューズ素子と、レーザトリミング位置決め用パターンと、完全空乏型の高速MOSトランジスタと、高耐圧型MOSトランジスタと、ESD保護素子と、複数の抵抗体によって形成されたブリーダー抵抗とが形成されていることを特徴とする半導体装置。

IPC (9件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 21/8236 ,  H01L 27/12 ,  H01L 29/78 ,  H01L 29/786 ,  H01L 21/336

FI (9件)：

H01L 27/12 L ,  H01L 27/04 V ,  H01L 27/04 H ,  H01L 27/04 U ,  H01L 27/08 102 F ,  H01L 27/08 311 B ,  H01L 29/78 301 K ,  H01L 29/78 613 Z ,  H01L 29/78 627 A

Fターム (54件)：

5F038AR01 ,  5F038AR09 ,  5F038AR21 ,  5F038AR26 ,  5F038AV03 ,  5F038BH07 ,  5F038CA13 ,  5F038DF01 ,  5F038DF12 ,  5F038EZ06 ,  5F038EZ20 ,  5F040DA01 ,  5F040DA23 ,  5F040DB01 ,  5F040DB06 ,  5F040DB10 ,  5F040DC01 ,  5F040EB12 ,  5F040ED09 ,  5F040EF13 ,  5F040EL01 ,  5F040EL03 ,  5F040EL04 ,  5F040EL06 ,  5F048AA02 ,  5F048AA05 ,  5F048AC01 ,  5F048AC10 ,  5F048BA09 ,  5F048BA16 ,  5F048BB16 ,  5F048BC07 ,  5F048BF02 ,  5F048CC04 ,  5F048CC06 ,  5F048CC18 ,  5F110AA22 ,  5F110AA30 ,  5F110BB20 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD22 ,  5F110GG02 ,  5F110GG12 ,  5F110GG25 ,  5F110HL03 ,  5F110NN01 ,  5F110NN02 ,  5F110NN22 ,  5F110NN24 ,  5F110NN71 ,  5F110NN74 ,  5F110QQ30