特許
J-GLOBAL ID：200903095645128148
マイクロプロセッサ
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-039646
公開番号（公開出願番号）：特開平7-152564
出願日： 1991年03月06日
公開日（公表日）： 1995年06月16日
要約：
【要約】【目的】命令のフェッチ/デコード/実行演算をパイプライン処理するために、ディレイドジャンプ機構を有するマイクロプロセッサにおいて、分岐命令実行後に、分岐先アドレスを確認する手段を設けて、シングルステップ実行および分岐先アドレスに正しく分岐させる。【構成】命令デコーダ1に入力されるフェッチされた命令101が分岐命令でありデコードされると、飛び先アドレス生成部2にて生成された飛び先アドレスがプログラムカウンタ制御部4を介して、プログラムカウンタ5よりプログラムカウンタ値として出力され、同時にアドレス保持レジスタ3に保持される。このアドレス保持レジスタ3はシステムバス201に接続されており、読出しが可能となる。
請求項（抜粋）：
フェッチする命令が格納されているメモリのアドレスをプログラムカウンタにより指定し、前記命令のフェッチ/デコード/実行演算を並列処理するために分岐命令を実行し、所定の指定アドレスに分岐する時には、前記分岐命令の直後に記述された命令を実行した後に分岐するディレイドジャンプ機構を有しているパイプライン処理マイクロプロセッサにおいて、フェッチした命令をデコードした結果、分岐することが判明した場合に分岐先アドレスを保持する手段を、前記プログラムカウンタとは別に備えることを特徴とするマイクロプロセッサ。
IPC (3件)：
G06F 9/38 330
, G06F 9/38 380
, G06F 9/46 310
