特許
J-GLOBAL ID：200903095661928456
EEPROM書き込み制御方式
発明者：
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出願人/特許権者：
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代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平5-049010
公開番号（公開出願番号）：特開平6-259974
出願日： 1993年03月10日
公開日（公表日）： 1994年09月16日
要約：
【要約】【目的】書き込みに要する時間が長いEEPROMにおいて、書き込みに要する時間短縮を少ない回路のボリュームにて実現すると共に、書き込み後の読み返しチェックによりメモリの信頼性を向上させること。【構成】EEPROMをn個のバンクに分割し、バンク1の先頭を、EEPROM全体の先頭番地に、バンク2の先頭をEEPROM全体の2番目の番地へと順番に割り当てることで、連続してn個までのデータの書き込みが連続して行なえるようにする。又、EEPROMが書き込み完了した時点で、書き込みが完了したバンクから順番にデータを読み出し、内容をチェックし、異常が有った場合にはデータの再書き込みを行なう機構を設ける。
請求項（抜粋）：
電気的書き込み/電気的消去可能読み出し専用メモリ(Electrically Erasable& Programmable Read Only Memory:EEPROM)と、このEEPROMに対してデータの読み出し,書き込みを行なうマイクロプロセッサユニット(MPU)、及びデータの書き込みタイミングを作り出す回路と、EEPROMに対するデータ書き込みが完了した事をMPUに対し報告する書き込み制御回路により構成されるマイクロコンピュータシステムにおいて、EEPROMを1〜nの複数のバンク構成とし、EEPROM全体のアドレス構成をバンク1内の相対1番目のメモリを全体の0番目の番地、バンク2内の相対1番目のメモリを全体の1番目の番地、同様にバンク3内の相対1番目のメモリを全体の2番目の番地となるような構成とし、n-1番目の番地(バンクの相対1番目)の次は、バンク1内相対2番目のメモリをメモリ全体のn番目の番地となるような構成とすると共に、メモリアドレスの下位0〜n-1のアドレスからバンク1〜nのバンク選択信号を出力するバンク選択回路を設け、バンク毎にメモリ制御を行なうと共に、バンク毎にEEPROMがデータの書き込みが完了した事を検出したならば、完了した直後にそのバンクからデータを読み返す機構、読み出したデータを正常に書き込みが行なわれたかどうかをチェックする機構、そして、もし読み出した結果に異常があった場合には、そのバンクに対しデータの再書き込みを実行する機構を設けることを特徴とするEEPROM書き込み制御方式。
IPC (2件)：
G11C 16/06
, G06F 12/06 540
