特許

J-GLOBAL ID：200903095669909981

半導体素子の製造方法

発明者： 米川 清隆
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 菊池 弘
公報種別：公開公報
出願番号（国際出願番号）：特願平3-124462
公開番号（公開出願番号）：特開平5-109759
出願日： 1991年04月30日
公開日（公表日）： 1993年04月30日
要約：

【要約】 (修正有)【目的】 ゲート電極側壁のサイドウォールをなだらかな形状に形成することにより、ゲート電極部による段差をなだらかな形状とし、上層に配線を形成する場合の信頼性を向上させる。【構成】 サイドウォール材として使用する酸化膜25の少なくとも表面側に、不純物を含む流動性に富む酸化膜26を使用して、熱処理により該酸化膜の表面をなだらかな形状とした上で酸化膜をエッチングし、サイドウォール27を形成する。サイドウォール27は、酸化膜のなだらかな表面形状が反映し、なだらかな形状に形成される。

請求項（抜粋）：

LDD構造のMOSトランジスタを製造する半導体素子の製造方法において、基板上にゲート電極を形成した後、基板上の全面にサイドウォール材として使用する酸化膜として、不純物を含まない酸化膜と、不純物を含む酸化膜の2層構造を形成する工程と、その酸化膜に熱処理を加え、表面をなだらかな形状とする工程と、その後、前記酸化膜を異方性エッチング法でエッチングし、ゲート電極の側壁にサイドウォールを形成する工程とを具備することを特徴とする半導体素子の製造方法。

IPC (2件)：

H01L 21/336 ,  H01L 29/784

FI (2件)：

H01L 29/78 301 L ,  H01L 29/78 301 P