特許
J-GLOBAL ID：200903095688625234
半導体集積回路の入力回路
発明者：
出願人/特許権者：
代理人 (1件)：
小岩井 雅行 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-190224
公開番号（公開出願番号）：特開平11-041081
出願日： 1997年07月15日
公開日（公表日）： 1999年02月12日
要約：
【要約】【課題】 正常に動作する参照電位の範囲が、従来の入力回路よりも広い入力回路を提供する。【解決手段】 差動アンプとインバータを組み合わせた、従来より使用されている入力回路に、PMOSトランジスタP44を付加するとともに、入力端子45が差動入力用のPMOSトランジスタP41,P42のソース同士の接続点であるノード47と接続され、出力端子46がPMOSトランジスタP44のゲートと接続された回路であって、入力端子45から入力される信号の電位が高くなるほど、低い電位の信号を出力端子46から出力するバイアス制御回路C43を付加することによって、入力回路C40を構成する。
請求項（抜粋）：
差動入力用の第1及び第2のPMOSトランジスタと、前記第1及び第2のPMOSトランジスタのドレインに接続されたNMOSカレントミラー負荷と、ドレインとソースが、それぞれ、前記第1及び第2のPMOSトランジスタのソース同士の接続点と電源に接続され、ゲートに一定のバイアス電圧が印可される第3のPMOSトランジスタと、ドレインとソースが、それぞれ、前記第1及び第2のPMOSトランジスタのソース同士の接続点と電源に接続された第4のPMOSトランジスタと、入力端子が前記第1及び第2のPMOSトランジスタのソース同士の接続点と接続され、出力端子が前記第4のPMOSトランジスタのゲートと接続された回路であって、入力端子から入力される信号の電位が高くなるほど、低い電位の信号を出力端子から出力するバイアス制御回路と、前記第2のPMOSトランジスタのドレインの電位に応じたレベル信号の信号を出力するインバータとを、備えることを特徴とする半導体集積回路の入力回路。
IPC (2件)：
H03K 19/0175
, H03K 19/0944
H03K 19/00 101 K
, H03K 19/094 A
