特許
J-GLOBAL ID：200903095696682018
自己同期型転送制御回路
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎
公報種別：公開公報
出願番号（国際出願番号）：特願平4-234763
公開番号（公開出願番号）：特開平6-083731
出願日： 1992年09月02日
公開日（公表日）： 1994年03月25日
要約：
【要約】【目的】 所望される任意のタイミングで転送動作を抑止または許可できる機能を有した自己同期型転送制御回路を提供することを目的とする。【構成】 各データ伝送路は自己同期型転送制御回路1および回路1のパルス出力端子CPからのパルス入力に応じて入力データDIをラッチして出力データDOを次段の伝送路に送出するデータ保持回路2を含む。回路1は転送要求制御部1aをさらに含み、制御部1aはモード入力端子SYNCに外部から与えられるモード信号に基づいて回路1を従来の自己同期型転送制御動作の許可モードに設定するかまたは該動作を抑止するモードに設定する。抑止モードにあるとき、回路1のパルス入力端子CIに与えられた転送要求信号は制御部1aの端子CKに外部から与えられるクロックに応じて次段の転送制御回路への伝達が制御される。
請求項（抜粋）：
転送の許可または禁止を指示する指示信号に基づいて、前段部から与えられる第1のパルスを第2のパルスとして後段部に転送する自己同期型転送制御回路であって、前記第1のパルスを記憶する第1の記憶手段と、前記指示信号の禁止状態に応答してリセットされる第2の記憶手段と、前記第1のパルスの入力に応答してセットされ、かつ外部から任意に与えられる第3のパルスの入力に応答してリセットされる第3の記憶手段と、前記第1の記憶手段が前記第1のパルスを記憶していること、前記第1の記憶手段に前記第1のパルスが与えられていないこと、前記第2の記憶手段がリセット状態であること、前記指示信号が許可状態であること、および前記第3の記憶手段がリセット状態であることに応答してパルスを出力する論理手段とを備え、前記第1の記憶手段は前記論理手段から出力されるパルスによりリセットされ、前記第2の記憶手段は前記論理手段から出力されるパルスを記憶して前記第2のパルスを発生する、自己同期型転送制御回路。
IPC (2件)：
G06F 13/00 353
, G06F 13/36 520
