特許

J-GLOBAL ID：200903095710009704

CMOS出力バッファにおける電圧発振を減ずるための負帰還

発明者： マームード,クゥアズィ
出願人/特許権者： アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願平8-519793
公開番号（公開出願番号）：特表平10-510969
出願日： 1995年11月08日
公開日（公表日）： 1998年10月20日
要約：

【要約】CMOS出力バッファ回路は負帰還手段を含み、電圧発振を大幅に減少させる。バッファ回路は、プルアップトランジスタ(P1)と、プルダウントランジスタ(N1)と、第1の基準電圧発生器回路(44)と、第2の基準電圧発生器回路(54)と、第1の負帰還回路(48)と、第2の負帰還回路(58)とを含む。第1および第2の負帰還回路は、内部電源電位/接地電位ノードと、プルアップ/プルダウンドライバトランジスタのゲートとの間で結合され、これによってそれぞれ、過渡充電/放電電流の変化の速度を減ずる。

請求項（抜粋）：

出力ノードで出力信号を提供するための、大幅に電圧発振が減少した、CMOS出力バッファ回路であって、 主電極の一方が電源電位ノードに接続され、主電極の他方が出力ノードに接続された、プルアップトランジスタ(P1)を含み、前記プルアップトランジスタのゲート電極は、第1の制御信号を受けるよう接続され、出力ノードにおいてローの論理レベルからハイの論理レベルへの遷移を起こし、 前記CMOS出力バッファ回路はさらに、 主電極の一方が出力ノードに接続され、主電極の他方が接地電位ノードに接続された、プルダウントランジスタ(N1)を含み、前記プルダウントランジスタのゲート電極は、第2の制御信号を受けるよう接続され、出力ノードにおいてハイの論理レベルからローの論理レベルへの遷移を起こし、 前記CMOS出力バッファ回路はさらに、 第1の負荷トランジスタ(N2)を含み前記プルアップトランジスタのゲートへ第1のクランプ電圧を発生するための、第1の基準電圧発生器手段(44)と、 第2の負荷トランジスタ(P3)を含み前記プルダウントランジスタのゲートへ第2のクランプ電圧を発生するための、第2の基準電圧発生器手段(54)と、 電源電位ノードにおいて発生する電圧発振に応答して、前記負荷トランジスタのゲートへ第1の負帰還信号を発生し、ローからハイへの遷移の間、前記プルアップトランジスタのゲートの電圧のスルーレートを減速させ、それによって電源電位ノードの電圧発振を大幅に減ずるための、第1の負帰還手段(48)と、 接地電位ノードにおいて発生する電圧発振に応答して、前記第2の負荷トランジスタのゲートへ第2の負帰還信号を発生して、ハイからローへの遷移の間、前記プルダウントランジスタのゲートの電圧のスルーレートを減速させ、それによって接地電位ノードにおける電圧発振を大幅に減ずるための、第2の負帰還手段(58)とを含む、CMOS出力バッファ回路。