特許
J-GLOBAL ID：200903095720253930
メモリエラー回復方式
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-228207
公開番号（公開出願番号）：特開平6-075864
出願日： 1992年08月27日
公開日（公表日）： 1994年03月18日
要約：
【要約】【目的】記憶装置のメモリエラー回復に関し、システムのピーク性能を落とさずに、ソフトエラーの早期修正する事により、信頼度を向上させる。【構成】メモリへのライトデータにチェックビットを発生して付加するチェックビット発生回路4と、メモリ読み出し時に1ビットエラーを検出した時のエラーアドレスを記憶する1ビットエラーアドレス記憶部1と、パトロールモード時には、メモリに1ビットエラーアドレス記憶部に格納されているエラーアドレスを出力するアドレスセレクタ2と、ECC回路から読み出されたリードデータをチェックビット発生回路4に出力するデータセレクタ3とを設けた。
請求項（抜粋）：
誤り訂正機能を有する記憶装置におけるメモリエラー回復方式において、上位装置から転送されてきたライトデータ及び上記装置に転送するリードデータの読み出し/書き込み動作中にECC回路で検出された1ビットエラー発生アドレスを貯蔵する1ビットエラーアドレス記憶部と、上位装置よりノーマル/パトロールモード信号を受信し、ノーマルモード時には、本記憶装置のパトロール機能を停止させ、パトロールモード時にのみ、前記1ビットエラーアドレスに格納されているエラーアドレスメモリに送信するアドレスセレクタと、該エラーアドレスより読み出され、かつ1ビットエラーが発生した時は、訂正されたリードデータをチェックビット発生回路に送信するデータセクタとを備えることを特徴とする記憶装置のメモリエラー回復方式。
IPC (3件)：
G06F 12/16 320
, G06F 12/16
, G06F 11/08 310
