特許
J-GLOBAL ID：200903095725685595
CD-ROM駆動システムのメモリ制御回路及びその方法
発明者：
出願人/特許権者：
代理人 (1件)：
伊東 忠彦 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-251934
公開番号（公開出願番号）：特開平9-134573
出願日： 1996年09月24日
公開日（公表日）： 1997年05月20日
要約：
【要約】【課題】 メモリを利用する多様な機能に対応しながらも高速のデータ伝送を要求するホストに対応するためのメモリ制御回路及びその方法を提供する。【解決手段】 複数の各機能に対応してメモリの使用を要求する要求信号と物理的アドレスを発生する複数の要求部と、複数の要求部から少なくとも2つ以上の要求信号が発生すると優先順位を決定し、決定された優先順位により選択された機能のためにメモリが使用されるように選択信号と選択終了信号を複数の要求部に出力する優先順位決定手段と、選択信号と選択終了信号に応じて、選択された機能のためにメモリスロットが割当てられるようにメモリの制御信号を発生し、複数の要求部から出力される複数の物理的アドレスの中選択された機能の物理的アドレスを選択してメモリのアドレスとして発生するメモリ制御信号発生部とを含む。
請求項（抜粋）：
所定数で多重化して分割されたメモリスロットを用いて複数機能のためにメモリにデータを書込/読出すように制御するCD-ROM駆動システムにおいて、前記複数の各機能に対応してメモリの使用を要求する要求信号と物理的アドレスを発生する複数の要求部と、前記複数の要求部から少なくとも2つ以上の要求信号が発生すると優先順位を決定し、決定された優先順位により選択された機能のためにメモリが使用されるように選択信号と選択終了信号を前記複数の要求部に出力する優先順位決定手段と、前記選択信号と選択終了信号に応じて、前記選択された機能のためにメモリスロットが割当てられるように前記メモリの制御信号を発生し、前記複数の要求部から出力される複数の物理的アドレスの中前記選択された機能の物理的アドレスを選択して前記メモリのアドレスとして発生する発生手段とを含むことを特徴とするメモリ制御回路。
IPC (3件)：
G11B 20/10
, G06F 3/06 305
, G06F 3/08
G11B 20/10 D
, G06F 3/06 305 F
, G06F 3/08 F
