特許

J-GLOBAL ID：200903095734394480

半導体論理回路

発明者： 藤井 正浩
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 菅野 中
公報種別：公開公報
出願番号（国際出願番号）：特願平7-012527
公開番号（公開出願番号）：特開平8-204541
出願日： 1995年01月30日
公開日（公表日）： 1996年08月09日
要約：

【要約】【目的】 入力確定時の電流を低減した差動型論理回路を提供する。【構成】 ソースを互いに接続し電流源FET9に接続したエンハンスメント型FET5,6とドレインを電源VDDに接続したデプレッション型FET7,8から構成され、入力端子1をFET5,8のゲートに接続し、入力端子2をFET6,7のゲートに接続し、入力端子2には参照電圧として一定電圧を印加するか或いは入力端子1の論理反転信号を入力する。入力端子1はハイレベル確定時にはFET5,8がON、FET6,7はほぼOFFとなるので、回路を流れる電流は小さくなる。

請求項（抜粋）：

スイッチング部と、第1の出力端子と、第2の出力端子と、第1の入力端子群と、第2の入力端子群とを有する半導体論理回路であって、スイッチング部は、対をなす直列接続の第1及び第3のスイッチング部と、対をなす直列接続の第2及び第4のスイッチング部との組合せからなり、各スイッチング部は、第1の端子と、第2の端子と、1つ以上の制御端子を有し、第1と第2の端子間に流れる電流を1つ以上の制御端子への入力電圧により制御するものであり、前記第1及び第2のスイッチング部は、第1の端子同士を接続し、その節点を電流源素子を介して第1の電源に接続したものであり、前記第3及び第4のスイッチング部は、第2の端子を第2の電源に接続したものであり、第1の出力端子は、前記第1のスイッチング部の第2の端子と前記第3のスイッチング部の第1の端子とを接続した節点に設けたものであり、第2の出力端子は、前記第2のスイッチング部の第2の端子と前記第4のスイッチング部の第1の端子とを接続した節点に設けたものであり、第1の入力端子群は、前記第1のスイッチング部と第4のスイッチング部の制御端子群に接続したものであり、第2の入力端子群は、前記第2のスイッチング部と第3のスイッチング部の制御端子群に接続したものであることを特徴とする半導体論理回路。

IPC (3件)：

H03K 19/0948 ,  H03K 17/687 ,  H03K 19/0952

FI (3件)：

H03K 19/094 B ,  H03K 17/687 H ,  H03K 19/094 V

引用特許：

審査官引用 (4件)

• 特開平3-038920
  
• 特開昭62-168423
  
• 特開昭58-054723
  
• 特開昭54-025655