半導体ウェーハにインレイドキャパシタを形成する方法および装置

発明者： ,
出願人/特許権者：
代理人 (1件)：長谷川芳樹 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-130960
公開番号（公開出願番号）：特開2000-353680
出願日： 2000年04月28日
公開日（公表日）： 2000年12月19日
要約：

【要約】【課題】ポリシングステップ中に生成された残渣粒子が実質的に無いインレイドキャパシタを提供する。【解決手段】半導体ウェーハ上にインレイドキャパシタを形成する方法は、半導体ウェーハのキャビティ内および上面に形成された層をポリシングするステップを含む。この層は、キャパシタの底部電極を含んでいてもよい。ポリシング中のキャビティの保護のために犠牲材料を使用しないため開口したままであるキャビティは、研磨プロセス完了後に残渣粒子を含有する。粒子は、メガソニック洗浄プロセスにより底部電極層の表面から遊離させられる。遊離した残渣粒子を除去するために、半導体ウェーハは両面ブラシスクラブを受ける。キャビティ内および底部電極層の表面から実質的に全ての残渣粒子が除去された後、誘電体材料および上部電極層の堆積によりキャパシタの形成が完了する。

請求項（抜粋）：

半導体ウェーハ上に構造を形成する方法であって、前記半導体ウェーハのキャビティ内および上面上に形成された層をポリシングするステップと、前記半導体ウェーハをメガソニック洗浄するステップと、前記半導体ウェーハをブラシスクラブするステップと、を備える方法。

IPC (5件)：

H01L 21/304 622 , H01L 21/304 642 , B24B 37/04 , H01L 27/108 , H01L 21/8242

FI (4件)：

H01L 21/304 622 Q , H01L 21/304 642 E , B24B 37/04 Z , H01L 27/10 621 C

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