特許

J-GLOBAL ID：200903095756587150

半導体装置の製造方法

発明者： 山根 徹也
出願人/特許権者： ソニー株式会社
代理人 (1件)： 山本 孝久
公報種別：公開公報
出願番号（国際出願番号）：特願平8-168308
公開番号（公開出願番号）：特開平9-330987
出願日： 1996年06月07日
公開日（公表日）： 1997年12月22日
要約：

【要約】【課題】第1の導体層、絶縁膜、第2の導体層の3層から成るスタックト構造を有するゲート電極を備え、各層の幅の均一化を図ることができる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、(イ)半導体基板10の表面に形成されたゲート酸化膜11上に、第1の導体層12、絶縁膜13、第2の導体層14を順次形成する工程と、(ロ)第2の導体層14上にレジスト材料15を形成する工程と、(ハ)レジスト材料15をエッチング用マスクとして、第2の導体層14をパターニングし、次いで、絶縁膜13をパターニングする工程と、(ニ)レジスト材料15をエッチング用マスクとして、第1の導体層12をパターニングする工程、を含み、工程(ハ)において絶縁膜13のパターニング時に第2の導体層14及び絶縁膜13の側壁に付着した側壁保護膜20を、工程(ハ)と工程(ニ)の間で除去する。

請求項（抜粋）：

スタックト構造を有するゲート電極を備えた半導体装置の製造方法であって、(イ)半導体基板の表面に形成されたゲート酸化膜上に、第1の導体層、絶縁膜、第2の導体層を順次形成する工程と、(ロ)該第2の導体層上にレジスト材料を形成した後、該レジスト材料をパターニングする工程と、(ハ)該パターニングされたレジスト材料をエッチング用マスクとして、第2の導体層をパターニングし、次いで、絶縁膜をパターニングする工程と、(ニ)レジスト材料をエッチング用マスクとして、第1の導体層をパターニングする工程、を含み、工程(ハ)において絶縁膜のパターニング時に第2の導体層及び絶縁膜の側壁に付着した側壁保護膜を、工程(ハ)と工程(ニ)の間で除去することを特徴とする半導体装置の製造方法。

IPC (7件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/28 301 ,  H01L 21/3065 ,  H01L 21/318 ,  H01L 27/115

FI (5件)：

H01L 29/78 371 ,  H01L 21/28 301 D ,  H01L 21/318 C ,  H01L 21/302 J ,  H01L 27/10 434