特許
J-GLOBAL ID：200903095805809503
不揮発性半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
安田 啓之 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-130990
公開番号（公開出願番号）：特開2000-322893
出願日： 1999年05月12日
公開日（公表日）： 2000年11月24日
要約：
【要約】【課題】 低消費電力の消去ベリファイ動作が可能な不揮発性半導体記憶装置を提供する。【解決手段】 消去時、ブロック選択回路6により選択されたブロック5において、行選択回路3は、すべてのワード線WLに10V印加し、列選択回路4は、すべてのビット線BLに-8Vを印加し、メモリセルMのウェル1に-8V印加する。この消去動作後の消去ベリファイ時に、行選択回路3は、選択された所定のワード線WLに3V印加し、列選択回路4は、選択された所定のビット線BLのソース側に1V、ドレイン側に0Vを印加する。この際、メモリセルMのウェル1に消去動作で印加した-8Vを、別途設けたウェル1と同程度の容量をもつ補助キャパシタ8へチャージする。そして、次の消去動作で、通常チャージする電源7と同時に、この補助キャパシタ8からメモリセルMのウェル1に-8Vを供給することで、電源7からのチャージは減少でき、消費電力が低減できる。
請求項（抜粋）：
ウェル内に、データを記憶する複数のメモリセルがマトリクス状に形成された複数の消去ブロックを構成するメモリセルアレイと、前記メモリセルアレイのビット線を選択する列選択手段と、前記メモリセルアレイのビット線方向に設けられたセンス動作及び書換え動作を行うデータラッチ兼センス手段と、前記メモリセルアレイのワード線を選択する行選択手段と、前記ウェルに接続された補助キャパシタからなり、選択された前記メモリセルにデータを書き込む第1の動作と、選択された前記消去ブロックを消去する第2の動作と、前記消去動作後のメモリセルの消去確認する第3の消去ベリファイ動作の各機能を備え、最初の消去動作で供給した前記メモリセルのウェル電圧を一旦、前記補助キャパシタへ格納し、2度目以降の消去動作時には、前記補助キャパシタからもウェル電圧の補助供給を行うことを特徴とする不揮発性半導体記憶装置。
Fターム (8件)：
5B025AA03
, 5B025AB01
, 5B025AC01
, 5B025AD02
, 5B025AD04
, 5B025AD05
, 5B025AD08
, 5B025AE06
