特許

J-GLOBAL ID：200903095815954498

MISFETデバイス

発明者： 楠本 修 ,  内田 正雄 ,  北畠 真 ,  宮永 良子 ,  高橋 邦方 ,  山下 賢哉 ,  橋本 浩一
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 奥田 誠司
公報種別：公開公報
出願番号（国際出願番号）：特願2004-197738
公開番号（公開出願番号）：特開2006-019608
出願日： 2004年07月05日
公開日（公表日）： 2006年01月19日
要約：

【課題】MISFETデバイスにおいて、オン抵抗を増大させたり、製造プロセスを複雑にすることなく、隣接するウェル領域間上のゲート絶縁膜の破壊を抑制する。【解決手段】第1導電型半導体基板11と、半導体基板11の主面上に設けられた半導体層10と、半導体層10の上に設けられたゲート絶縁膜16および複数のソース電極19と、ゲート絶縁膜16の上に設けられたゲート電極構造9、37とを備えたMISFETデバイスであって、半導体層10に間隔を空けて形成された複数のウェル領域13と、複数のソース電極19のうちの対応する電極に電気的に接触する第1導電型ソース領域15と、半導体層10のうち複数のウェル領域13が形成されていない部分から構成される第1導電型高抵抗領域12とを備える。ゲート電極構造9、37は、隣接するウェル領域13の間の中央に開口部8を有している。【選択図】図6

請求項（抜粋）：

第1導電型半導体基板と、 前記半導体基板の主面上に設けられた半導体層と、 前記半導体層上に設けられたゲート絶縁膜および複数のソース電極と、 前記ゲート絶縁膜上に設けられたゲート電極構造と、 前記第1導電型半導体基板の裏面に設けられたドレイン電極と を備えたMISFETデバイスであって、 前記半導体層に間隔を空けて形成された複数のウェル領域と、 前記複数のウェル領域の各々の内部に形成され、前記複数のソース電極のうちの対応する電極に電気的に接触する第1導電型ソース領域と、 前記半導体層のうち前記複数のウェル領域が形成されていない部分から構成される第1導電型高抵抗領域と をさらに備え、 前記ウェル領域のうち前記第1導電型ソース領域が形成されていない部分は第2導電型であり、 前記ゲート電極構造は、隣接するウェル領域間の中央に開口部を有しているMISFETデバイス。

IPC (3件)：

H01L 29/78 ,  H01L 29/12 ,  H01L 21/336

FI (7件)：

H01L29/78 652K ,  H01L29/78 652F ,  H01L29/78 652J ,  H01L29/78 652Q ,  H01L29/78 652S ,  H01L29/78 652T ,  H01L29/78 658E

引用特許：

出願人引用 (1件)

• 米国特許5510281号明細書